[发明专利]成膜装置、成膜方法、计算机程序和存储介质

说明书

技术领域

本发明涉及用于在半导体晶片等被处理体的表面形成例如铜锰(CuMn)合金膜和锰(Mn)膜作为种膜的成膜装置和成膜方法。

背景技术

在制造半导体器件时，一般对半导体晶片反复进行成膜处理、图案蚀刻处理等的各种处理，制造所期望的器件，但由于对半导体器件更高集成化和高微细化的要求，使得线宽或孔径日益微细化。然而，作为配线材料、向沟槽、孔等凹部内埋入的材料，通过对各种尺寸的微细化，由于需要更低的电阻，有使用电阻非常小并且廉价的铜的倾向(专利文献1)。然而在使用铜作为该配线材料或埋入材料的情况下，考虑到铜向其下层的扩散阻挡性等，一般使用金属钽(Ta)和氮化钽膜(TaN)等作为阻挡层。

然而，为了填埋上述凹部内，首先要在等离子体溅射装置内，在该凹部内的包括整个壁面的晶片表面整个面上形成由铜膜构成的薄种膜，接着通过在整个晶片表面进行镀铜处理，使得凹部内完全被填埋。此后，通过CMP(Chemical Mechanical Polishing)处理等进行研磨处理，除去晶片表面的多余铜膜。

关于这一点，参照图7进行说明。图7是表示半导体晶片的凹部的一般填埋工序的图。在该半导体晶片W上形成的例如层间绝缘膜等的绝缘层1表面，形成与通路孔或通孔或槽(沟槽或双大马士革结构)对应的凹部2，在该凹部2的底部形成露出状态的由例如铜构成的下层配线层3。上述凹部2伴随着涉及涉及规格的微细化，其宽度或者内径非常小，达到例如120nm左右，长宽比例如达到2～4左右。另外，关于扩散防止膜和刻蚀终止膜等，省略图示、只简单地叙述形状。

在该半导体晶片W的表面，也包括上述凹部2内的内表面大致均匀地预先利用等离子体溅射装置形成由例如TaN膜和Ta膜的叠层结构构成的阻挡层4(参照图7(A))。然后，利用等离子体溅射装置，遍及包括上述凹部2内的表面的整个晶片表面，形成由薄的铜膜构成的种膜6作为金属膜(参照图7(B))。在等离子体溅射装置内形成该种膜6时，向半导体晶片施加高频的偏置电力，以良好的效率进行铜的金属离子的引入。再通过对上述晶片表面实施镀铜处理，用由例如铜膜构成的金属膜8填埋上述凹部2内(参照图7(C))。此后，使用上述的CMP处理等对上述晶片表面的多余金属膜8、种膜6和阻挡层4进行研磨处理而除去。

然而，最近，以更加提高上述阻挡层的可靠性作为目标进行种种开发，其中使用Mn膜或CuMn合金膜代替上述Ta膜或TaN膜的自身形成阻挡层引人注目(专利文献2)。该Mn膜或CuMn合金膜通过溅射而成膜，另外，该Mn膜或CuMn合金膜本身成为种膜，所以在其上方能够直接形成镀Cu层。另外，通过在成膜后进行退火，能够自我匹配地与下层的绝缘膜SiO₂层反应，在该SiO₂层与Mn膜或CuMn合金膜的界面部分形成称为MnSi_xO_y(x、y是任意整数)膜的阻挡膜，因此具有能够减少制造工序数的优点。

再有，该Mn膜或CuMn合金膜中的Mn，在通过CVD法形成例如Cu膜时，优先与进入Cu膜中的卤素结合，将该卤素从Cu膜中捕获，具有能够改善Cu膜配线的膜质、提高配线可靠性的优点。

专利文献1：特开2004-107747号公报

专利文献2：特开2005-277390号公报

然而，在现状的实用水平中，上述CuMn合金只能够通过溅射法形成，将来预想的极微细图案、例如线宽或孔径为32nm以下的沟槽或孔，用溅射法就不能充分应付，由于阶梯覆盖性差的结果，凹部的埋入不足的担忧高。

另外，如上所述，具有如下的问题：在种膜6的形成工序、电镀处理工序和退火工序中，必须使用分别与各工序对应的装置，例如溅射装置、电镀处理和退火装置，无疑产生大的装置成本(设备成本)。

再有，具有如下的问题：上述种膜6的形成工序和填埋工序不能原处(in-situ)进行，也就是说在形成膜6之后向填埋装置搬送半导体晶片时，半导体晶片在由清洁空气构成的大气中搬送，因此使反应性高的CuMn合金膜氧化，其结果阻碍了铜的填埋成膜，或者使种膜中的Mn成分氧化而形成的Mn氧化物，提高接触电阻。

另外，还具有如下问题：在通过溅射成膜时，在凹部的底部形成比其侧壁厚的种膜，所以即使通过退火处理在凹部的侧壁生成足够薄的MnSi_xO_y膜，在底部的部分会大量残留与铜相比、电阻高的锰或其氧化物，进一步提高接触电阻。

发明内容