[发明专利]支持扫描测试的逻辑装置和方法

说明书

技术领域

本发明大体上涉及扫描测试的系统和方法。

背景技术

大体上，集成电路可包含多个数字逻辑电路。一类数字逻辑电路是触发器，其为可 在两种状态之间切换的电路。触发器电路是用于建立数字系统的常见类型的顺序电路元 件。因此，触发器电路可能对此类系统的功率和性能两者有影响。

现代的集成电路通常并入有多种可测试性设计(DFT)结构以增强其固有可测试性。 通常，DFT结构是基于扫描设计，其中将扫描测试数据提供到测试引脚或将多个外部可 存取扫描链嵌入集成电路内。当扫描链被嵌入时，扫描链可包含一个或一个以上串联耦 合的扫描单元，其中每一扫描单元包含触发器或锁存器。通常，扫描测试设计是与故障 模拟和组合ATPG(自动测试模式产生)结合使用，以针对生产测试和原型调试过程产 生制造和诊断测试模式。

为了提供DFT功能性，电路可具有测试输入，其可在测试模式期间被存取且可在正 常非测试操作期间连接到逻辑电平。可引入例如多路复用器的测试逻辑以在模式之间进 行选择，并将数据模式提供到逻辑电路以通过使所述数据模式通过链而进行测试。逻辑 电路的所得输出提供所述逻辑电路中存在的对故障的指示。

为了测试逻辑电路，测试逻辑将测试数据提供到逻辑电路的输入。不幸的是，为了 将数据提供到输入，通常将例如多路复用器的测试逻辑放置在逻辑电路的数据路径内， 且其在正常非测试操作期间可能不必要地消耗功率。而且，此测试逻辑可能在逻辑电路 的数据路径中引入延迟，且延迟往往降低逻辑电路的性能。

其它顺序技术(包含脉冲锁存器)已用于减少延迟。尽管脉冲锁存器可减少逻辑电 路的数据路径中的延迟，但脉冲锁存器往往消耗较多功率且通常不如触发器稳固。

因此，有利的是提供一种具有减少功率损失和延迟且同时维持DFT兼容性的改进测 试逻辑的逻辑电路。

发明内容

在一特定实施例中，提供一种逻辑装置，其包含数据输入、扫描测试输入、时钟多 路分用器以及主锁存器。所述时钟多路分用器响应于时钟输入以选择性提供第一时钟输 出和第二时钟输出。所述主锁存器耦合到所述数据输入和所述扫描测试输入且包含输 出。所述主锁存器响应于所述时钟多路分用器的所述第一时钟输出和所述时钟多路分用 器的所述第二时钟输出以将所述数据输入或所述扫描测试输入选择性耦合到所述输出。

在另一特定说明性实施例中，提供一种数字逻辑装置的操作方法，所述方法包含： 接收模式选择输入以在测试模式与操作模式之间进行选择；以及基于所述模式选择输入 选择性产生第一时钟或第二时钟。所述方法进一步包含响应于所述第一时钟将数据输入 路由到存储元件的第一状态节点，其中所述存储元件包含相对于所述第一状态节点反转 的第二状态节点。另外，所述方法包含基于所述模式选择输入将扫描测试输入与所述数 据锁存器元件的第二状态节点选择性隔离。

在又一特定说明性实施例中，一种逻辑装置包含时钟多路分用器、主锁存器、从锁 存器以及逻辑门。时钟多路分用器耦合到时钟输入且响应于模式选择输入以选择性产生 第一时钟或第二时钟。主锁存器耦合到数据输入和扫描测试输入且包含输出。所述主锁 存器响应于所述第一时钟以将所述数据输入耦合到所述输出，且响应于所述第二时钟以 将所述扫描测试输入耦合到所述输出。从锁存器耦合到所述主锁存器的所述输出，且响 应于所述时钟输入以将所述主锁存器的所述输出耦合到数据输出。逻辑门耦合到所述数 据输出且响应于所述模式选择输入以将所述数据输出选择性耦合到扫描测试输出。

所述特定逻辑装置的实施例提供的一个特定优点是从逻辑装置的数据路径移除测 试逻辑，从而减小了数据路径中的延迟。在一个特定实施例中，延迟可减少高达25％。

提供的另一优点是所述逻辑装置可消耗比在关键数据路径中具有可测试性设计 (DFT)特征的常规逻辑装置少的功率。由于从数据路径中移除了测试逻辑，因此扫描测 试逻辑可在非测试操作期间选通于断电状态。在一个特定实施例中，所述逻辑装置可消 耗比常规逻辑装置少大约27％的功率。

又一优点是测试逻辑和逻辑装置的物理大小大约相同，且可占据与具有DFT特征的 常规装置大约相同量的电路衬底上的面积。

在审阅包含以下部分的整个申请案之后将明了本发明的其它方面、优点和特征：附 图说明、具体实施方式和权利要求书。

附图说明