[发明专利]带有至存储器核的投机命令的存储设备

权利要求书

1.一种带有至存储器核的投机命令的芯片，其包括：

存储器核；

检错电路，用于确定与由所述芯片接收的投机和非投机命令相关联的检 错信号的有效性并提供指示所述确定有效性的有效性信号；以及

控制单元，用于将所述投机命令提供给存储器核以在所述控制单元接收 到相关联的有效性信号之前起作用，并用于将所述非投机命令提供给存储器核 以仅在接收到指示相关联的检错信号为有效的相关联有效性信号之后起作用。

2.如权利要求1所述的芯片，其特征在于，用于所述命令的检错信号是包 括所述命令的一组信号中的循环冗余码校验(CRC)校验和。

3.如权利要求1所述的芯片，其特征在于，所述检错电路针对包括所述命 令的一组比特计算检错信号，并将其与接收到的检错信号进行比较，且当它们 相同时所述有效性信号指示有效性，而当它们不同时指示无效。

4.如权利要求1所述的芯片，其特征在于，还包括发送器，用于接收所述 有效性信号并将其提供给外部链路。

5.如权利要求1所述的芯片，其特征在于，还包括发送器，用于将信号提 供给外部链路；以及选通逻辑，用于从所述存储器核接收读取数据信号并仅在 接收到指示有效检错信号的相关联的有效性信号之后将读取数据信号提供给 发送器。

6.如权利要求5所述的芯片，其特征在于，所述选通逻辑利用附加控制比 特将所述读取数据信号安排成帧。

7.如权利要求5所述的芯片，其特征在于，如果所接收的相关联有效性信 号指示无效检错信号则所述选通逻辑不将所述读取数据信号提供给发送器。

8.如权利要求5所述的芯片，其特征在于，如果针对命令链中所述命令中 的任一个的所接收的相关联有效性信号中的任一个指示无效检错信号则所述 选通逻辑不将所述读取数据信号提供给发送器。

9.如权利要求1所述的芯片，其特征在于，还包括发送器和逻辑，用于接 收有效性信号，且当所述有效性信号指示无效检错信号时将代表所述有效性信 号的信号提供给所述发送器以便发送到外部链路。

10.如权利要求9所述的芯片，其特征在于，还包括附加发送器，且其 中所述逻辑是选通逻辑，用于从所述核接收读取数据信号并将它们选择性地提 供给所述附加发送器。

11.如权利要求1所述的芯片，其特征在于，针对所述命令的检错信号 是包括所述命令的一组信号中的循环冗余码校验(CRC)校验和，其中针对所 述命令中的一些的所述一组信号包括多于一个的帧。

12.如权利要求1所述的芯片，其特征在于，所述命令中的一些是命令 链。

13.一种包括存储器控制器的芯片，其包括：

调度电路，用于调度提供给外部链路的命令；

接收器，用于从至少一个外部链路接收差错警告信号，其中所述差错警报 信号指示在远程存储设备中包括投机命令的数据组被确定为具有无效检测信 号；以及

差错处理单元，用于接收响应于差错警告信号的检测的信号并对其作出响 应。

14.如权利要求13所述的芯片，其特征在于，所述差错处理单元在某 些情况下通过使调度电路重新调度有关命令来响应。

15.如权利要求13所述的芯片，其特征在于，所述警告信号指示相关 联的命令。

16.如权利要求13所述的芯片，其特征在于，所述差错处理单元响应 于针对命令链中的任何命令的警告信号。