[发明专利]带有至存储器核的投机命令的存储设备

说明书

背景

技术领域

本发明涉及带有存储器核的芯片以及包括该芯片的系统。在某些实施例 中，在确定相关联的CRC校验和的有效性之前，存储器核开始对某些命令起 作用。

背景技术

已经提出了存储器系统中的存储设备的各种配置。例如，在传统的同步 动态随机存取存储器(DRAM)系统中，存储设备通过双向数据总线传送数据， 并通过命令和地址总线接收命令和地址。在某些实现中，存储设备具有与多站 配置中的总线相连接的短线。其它设计包括点对点信令。双向信令可以是按序 的或同时的。

已经使用了各种检错技术。循环冗余码校验(CRC)是一种公知的程序， 其中校验和从大量的比特中产生。校验和用于在传输或存储后检测差错。在传 输或存储前，计算校验和并将其附加到数据上。稍后再次计算数据的校验和并 与所附加的校验和进行比较。如果原始的校验和与稍后计算的校验和不匹配， 则有理由怀疑数据或包含在数据中的命令的准确性。可作出各种响应，诸如再 次发送数据。有各种类型的CRC程序和恢复方法。某些检错技术——诸如纠 错码(ECC)——包括纠错技术。

随着互连信令速度增加，误码率(BER)也增加。已经提出了CRC程 序用于在包括DRAM存储器系统的存储器系统中使用。可在DRAM中再次计 算校验和并与所接收的校验和进行比较。写入数据可保持在后写入缓冲器中直 到匹配被确定为止。如果没有匹配，则系统能够以各种方式响应，包括忽略某 些数据、再次发送包括命令链的某些数据、执行EEC、再次初始化链路和/或 再次初始化一部分存储器核。与在DRAM存储器中执行诸如读取操作之类的 某些操作所花费的时间相比，计算CRC校验和所花费的时间量相对较大。CRC 校验和的计算可能是最长的时间路径，该路径选通向DRAM核发出命令。

存储器控制器向存储设备提供各种命令。这些命令包括预充电命令 (PRE)、激活命令(ACT)、读取命令(RD)和写入命令(WR)。某些命 令以时间链的形式出现，其中某些命令连续地跟随其它命令(例如，PRE、ACT、 CAS)。读取和写入命令有时被称为CAS命令。这些命令有很多变形。来自 存储器控制器的某些复合命令被存储设备分成子命令。例如，组合的ACT/RD 命令被存储设备分成ACT命令和RD命令。

命令、地址、写入数据和读取数据以包括分组和帧在内的各种形式传送。 帧是一种类型的分组，其中并行线路(lane)上的信号以特定数量的单位区间 (UI)提供。

存储器模块包括其上放置了多个存储设备的衬底。双列直插式存储器模 块(DIMM)是一个例子。在某些系统中，缓冲器也被置于衬底上。对于至少 某些信号，缓冲器通过接口连接在存储器控制器(或另一个缓冲器)与模块的 存储设备之间。在这种缓冲系统中，存储器控制器使用的与缓冲器的信令不同 于缓冲器使用的与存储设备的信令。多个模块可以是串联的和/或并联的。芯片 上可以有一个存储设备，或者芯片上可以有一个以上的存储设备。芯片可以是 层叠的。

某些计算机系统包括母板上的某些存储设备以及存储器模块上的其它 存储设备或母板上的连接器中的其它卡。

在某些计算机系统中，存储设备接收信号并向其它存储设备重复它们， 还将所请求的数据信号提供给下一个存储设备。可将读取数据信号从环路形式 的存储设备串中的最后存储设备，或从并非该串中的最后存储设备的存储设 备，通过点对点单向返回链路，提供给存储器控制器。

已经在芯片组集线器和包括处理器核的芯片中使用了存储器控制器。某 些计算机系统包括无线发送器和接收器电路。

附图简述

从以下给出的详细描述并从本发明的实施例的附图，可更全面地理解本 发明，然而它们不应该被理解为将本发明限于所述的特定实施例，而是仅用于 解释和理解。

图1-4分别是根据某些实施例的包括存储器控制器和存储设备的存储器系 统的框图。

图5是根据某些实施例的包括CRC校验和比特的激活帧的图示。

图6-8分别是根据某些实施例的图1-4中的一个或多个的存储设备的某些 细节的框图。

图9-10分别是根据某些实施例的图1和图4的存储器控制器的某些细节 的框图。

图11-15分别是根据某些实施例的包括存储器控制器的系统的框图。

详细描述