[发明专利]具有底部源极的横向式扩散金属氧化物场效应晶体管的结构及其方法

说明书

技术领域

本发明涉及一种半导体功率器件，特别涉及一种具有底部源极的横向式 扩散金属氧化物场效应晶体管(LDMOSFET)的结构及其制造方法。

背景技术

已知技术中为了减少半导体功率器件的源极电感(source inductance)， 受到不少技术上的困难与限制，其中半导体功率器件中的场效应晶体管 (FET)、金属氧化物场效应晶体管(MOSFET)、结型场效晶体管(JFET) 是包含有源极电感的。且，因为愈来愈多的功率器件是实施在需要高效率、 高增益、高频率的半导体功率器件的应用上，所以在减少半导体功率器件的 源极电感的需求上是逐渐增加的。另，透过消除半导体功率器件的封装时的 接合线(bond-wire)，可实现源极电感的减少。所以，就作了许多尝试以消 除作为半导体功率器件的源极连接的接合线。然而，因为一般的垂直半导体 功率器件是设置漏极电极在衬底上的，所以这种方法的实施有所困难。参照 图1A与图1B，其显示垂直功率器件的结构图，且分别为沟渠式与平面式的 扩散金属氧化物半导体(DMOS)器件，其利用衬底作为漏极电极，电流从 源极垂直流向位于衬底底部的漏极区域。在器件封装的过程中，顶部源极电 极(top source electrode)通常需要接合线来作为电连接，所以增加了源极电 感。

参照图1C，其是由Seung-Chul Lee等人在2002年的Physica Cripta T101 中的第58-60页公开的一种创新的垂直沟道的横向式扩散金属氧化物半导体 (LDMOS)器件，其具有标准的垂直沟槽式DMOS结构，其中漏极接触位 于侧边，而源极仍位于主动区域的上方。然而，由于顶部漏极接触需要横向 空间而造成有一个大的晶胞间距(cell pitch)的产生，故使得此器件有所限制。 另外，除了大晶胞间距的限制外，通常沟槽式FET尚具有制造成本的问题， 这是因为沟槽式FET所需的技术并不是在所有的工厂都能得到，所以会使制 造成本提高。由于这个因素，实现如具有平面式栅极的横向器件的这种功率 器件是令人向往的。

数个具有接地衬底源极的横向式DMOS已经被公开。且，横向式DMOS 一般包括一P+深井区域(或一沟槽)连接顶部源极至P+衬底。因为维度受 深井区域或沟槽所占据，所以此深井区域或沟槽会增加晶胞间距。参照图1D 的一器件截面图，其是由G Cao等人公布在2004年8月的IEEE Electron Devices的第1296-1303页的“Comparative Study of Drift Region Designs in RF LDMOSFETs”中的。Ishiwaka O等人在1985年12月的1-4日，在美国华盛 顿特区召开的国际电子器件会议中的Technical Digest上的第166-169页上公 布了“A 2.45GHz power LdMOSFET with reduced source inductance by V-groove connections”。另，美国专利第6,372,557号(Leong，2002年4月 16日)公布了试着在P+和P-晶磊层的接口间使用一埋藏层(buried layer)，以 减少横向扩散，从而减少间距的方法。美国专利第5,821,144号(D’Anna 与Hébert，1998年10月13日)及美国专利第5,869,875号的“具有源极接 触的横向式扩散MOS晶体管”(Hébert，1999年2月9日公告)，公开了藉 由设置源极深井区域(souce sinker)或沟槽，在结构的外围处以减少晶胞的 间距(cell pitch)。然，在这些公开中，所显示的大多数器件都是使用同样的金 属在源极/本体接触区域与栅极屏蔽区域上，有些器件对漏极、栅极屏蔽区域 使用另一种金属。由于深的深井扩散的横向扩散用于连接顶部源极至高掺杂 衬底，故这些结构一般是形成P+深井区域穿过上下的扩散区而产生大的晶胞 间距，而使在水平面(间距)上的晶胞整个大小增加。大晶胞间距造成大的 特定导通电阻(on-resistance)，其中晶胞间距是电阻和器件面积的函数。且， 由于大晶胞间距具有较大的器件尺寸及较大的封装尺寸，所以大晶胞间距亦 使得成本增加。