[发明专利]高压双极-CMOS-DMOS集成电路器件及其模块形成方法

说明书

相关申请的交叉引用

本申请涉及于2002年9月29日提交的申请No.10/262,567，现为美国专 利No.6,855,985，其全部提供引用的方式引入与此。

技术领域

本发明涉及半导体芯片制造，并且具体地涉及单片地制造、集成和电隔 离半导体芯片中的高压和低压双极、CMOS和DMOS晶体管和无源元件的 方法，而无需高温制造工艺步骤。

背景技术

在半导体集成电路(IC)芯片的制造中，经常需要电隔离形成于芯片表 面上的器件，尤其当这些器件在不同的电压工作时。这样的完全的电隔离对 于集成某些类型的晶体管是需要的，包括双极结晶体管和包括功率DMOS 晶体管的各种金属氧化物半导体(MOS)晶体管。完全隔离对于允许CMOS 控制电路在工作期间浮置到远高于衬底电位的电位也是需要的。

完全隔离在模拟、功率、和混合信号集成电路的制造中尤为重要。在许 多电路和应用中，对于在与其它隔离的器件的相同的芯片上集成隔离的和非 隔离的高压器件两者可以是需要或希望的；其警告是高压器件制造不应当降 低隔离的电特性，并且隔离的制造步骤不应当不利地改变高压器件的特性。 存在这样做的各种方法。

在P型衬底材料中制造的传统的CMOS未促进其器件的完全隔离，因 为每个形成NOMS晶体管的体(背栅极)的阱都被短路于衬底电位，典型 地是最负的芯片上电位。外延结隔离或epi-JI采用N型外延层，其在P型硅 衬底顶上生长并且被深P型隔离扩散分离为电隔离的桶区(tub)-深P型 隔离扩散需要高温工艺实施。高温工艺引起衬底和外延层中掺杂剂原子的再 分布，导致使用一共同工艺制造的不相似的器件制造中的不希望的折中和危 害。此外，在epi-JI工艺中采用的高温扩散和外延通常与大晶片直径并且和 亚微米CMOS工厂中常见的先进的低温处理设备不相容。

隔离的源极-体短路的益处

在高压或功率器件中，集成源极-体短路的MOS晶体管存在超过无源 极-体短路的MOS晶体管的不同的性能和耐久性的优势。与传统逻辑和小 信号器件相比，具有集成源极-体短路的功率或高压器件具有超过具有分离 和物理远离的源极和体接触的明显的优点。

在许多功率器件中对于源极-体短路的需求是其应用和功率电流要求 的结果。一种快速获得给定应用中功率器件的电需求的方式是考虑其对于负 载和对于其电源的拓扑关系。我们在此指称该关系为“开关-负载拓扑”。

在图1A和1B中，连接至地或负电位的功率MOSFET与连接至正电位 或电源V_CC的负载串连。由于MOSFET“开关”被连接至地，所以我们在此 拓扑地指称它是低压侧开关或LSS，既便它被用作电流源。在图1A中，使 用传统非隔离CMOS工艺，电路1包括负载3，包括NMOS 2的LSS，和电 流检测电阻器4。在这样的工艺中，MOSFET 2的体接触需要被短路于衬底， 即它被接地。

为了测量跨过检测电阻器的电压，电流检测要求NMOS 2的源极应当不 被短路至体和衬底，即V_B≠V_S。源极和体之间的电压差引起许多问题。具体 地，任何跨过检测电阻器4建立出的电压都增加源极对体电位，这又增加 MOSFET的阈值电压(由于被称为“体效应”的现象)。高阈值又增加导通 电阻同时降低饱和电流，不利地影响开关性能。断开源极和体的另一不希望 的效应是在漏极对体二极管5中任何雪崩或位移电流都不通过检测电阻器并 且因而未被探测到。最后，没有低电阻体接触，则可以容易地出现快反向击 穿。

使用具有集成源极-体短路的LSS器件，例如图1B的电路10中的 NMOS 12，漏极对体二极管15反并联于MOSFET的漏极和源极端子(即反 向偏置但是并联)，使得流过负载13的任何电流都在检测电阻器14中被探 测，无论是否该电流流过NMOS 12的沟道或流过反向偏置的二极管15。因 为无论源极电位如何，V_SB＝0，所以没有体效应是明显的，并且晶体管的导 电特性不随电流显著改变。