[发明专利]制造半导体器件的方法和利用该方法获得的半导体器件

说明书

技术领域

本发明涉及一种用于制造具有衬底和半导体主体的半导体器件的方法，所述半导体主体配备有至少一个半导体元件，其中，在所述半导体主体的表面上形成台形半导体区域，在所述台形半导体区域之上沉积掩模层，去除所述掩模层中的位于所述台形半导体区域的顶部附近的与所述台形半导体区域的侧表面接界的一部分，并在所得到的结构上形成导电连接区域，其形成了用于所述台形半导体区域的接触(contact)。本发明还涉及利用该方法获得的半导体器件。

背景技术

该方法非常适合于制作诸如IC(集成电路)等半导体器件或者诸如分立器件等其他器件，它们都包括作为台形半导体区域的纳米线元件。这里，利用纳米线，旨在使主体具有至少一个介于0.5和100nm之间的横向尺寸，更具体而言具有1和50nm之间的横向尺寸。纳米线优选具有在两个横向方向内均介于所述范围内的尺寸。例如，纳米线的长度通常约为1-10μm。这里，还应指出：在半导体加工当中，形成与半导体中的极小尺寸的接触是一项复杂的技术。但是，虽然这里旨在使台形半导体区域具体包括纳米线，但是本发明同样适用于具有其他尺寸或者通过纳米线通常采用的形成方式以外的其他方式形成的台形半导体区域。台形区域是指所述区域在半导体主体的表面上形成了突起。

从2005年7月公开的公开号为WO 2005/064664的PCT(专利合作协定)专利申请获知了一种在开头段落中所述的方法。在该文献中，描述了如何制作包括异质结的器件。在由诸如硅等IV族材料构成的衬底的表面上形成由(例如)III-V族材料构成的纳米线。将纳米线形成为晶体管器件周围的栅极。衬底形成其漏极，所述纳米线形成了沟道区，所述沟道区受到与所述纳米线隔离的栅极区的包围。将所述纳米线掩埋在电绝缘层内，并通过对所述纳米线的上表面抛光而使其露出。之后，通过有选择的蚀刻去除所述绝缘层的额外部分，并且通过这种方式使所述纳米线的侧表面的接近顶部的上部露出。接下来，在所得的结构上沉积导电层，其形成了所述纳米线的导电连接区域。

这种方法的缺陷在于：并不总是能够容易地在所述纳米线与所述导电连接区域之间获得低欧姆接触。在纳米线包括除了硅以外的材料，例如，在纳米线包括III-V族材料时，尤其是这种情况。

发明内容

因此，本发明的目的在于消除上述缺陷，并提供一种适合于制造包括诸如纳米线等台形半导体区域的半导体器件的方法，所述方法允许在所述纳米线与连接区域之间形成非常低的欧姆接触。

为了实现这一目的，在开头段落中描述的这种方法的特征在于：在去除所述掩模层的所述部分之后但在形成导电连接区域之前，在通过去除所述掩模层的所述部分而露出的所述台形半导体区域的侧表面上，利用额外的半导体区域来加宽所述台形半导体区域。本发明以下述认识为基础。首先，通过采用额外的半导体区域加宽所述台形半导体区域，增大了连接区域与所述台形半导体区域之间的接触面积。通过这种方式已经能够降低接触电阻。此外，对于所述半导体区域的加宽而言，即，对于所述额外的半导体区域而言，可以选择不同于所述台形半导体区域所选的材料的另一种半导体材料。这样，通过适当选择所述材料，能够进一步降低接触电阻。此外，由于通过外延工艺完成所述加宽，因而能够针对所述额外区域(加宽区域)内的材料来选择最佳的工艺条件和外延工艺类型，其中，考虑到预期的低接触电阻，所述材料形成了最佳选择。

在根据本发明的方法的优选实施例中，所述台形半导体区域是利用另外的外延生长工艺形成的。通过这种方式，对于采用纳米线作为所述台形半导体区域而言，根据本发明的方法可以是最佳的。有利地，可以利用所谓的VLS(气液固)外延工艺来形成这样的纳米线。

优选地，在比所述另外的外延生长工艺高的温度下执行所述外延生长工艺。所述另外的外延工艺，特别是前述VLS工艺需要相对适中的温度来获得最佳结果。另一方面，所述额外的半导体区域，即，所述加宽区域需要较高的生长温度，以便在选择所述加宽区域的半导体材料方面获得预期的选择自由度。这样的“高”生长温度外延工艺可以是VPE(气相外延)、MBE(分子束外延)、MOVPE(金属有机气相外延)、MOMBE(金属有机分子束外延)、LPE(液相外延)或ALE(原子层外延)。这些工艺可以在(例如)200和900摄氏度，优选在(例如)550和700摄氏度之间实施，而前述VLS工艺则在350到450摄氏度的温度范围内实施。此外，根据所生长的材料，还可以采用更高的温度。对于氮化物纳米线而言，典型的生长温度在700-800摄氏度的范围内。