[发明专利]支持单个或多个AES操作的双模AES实现

权利要求书

1.一种装置，包括：

模式电路，用于选择性地在处于第一模式时提供由输出信号承载的寄存器输入数据，以及在处于第二模式时提供由所述输出信号承载的存储器数据；以及

加密电路，用于在所述寄存器输入数据和所述存储器数据之间轮流进行加密/解密。

2.根据权利要求1所述的装置，进一步包括主处理机，用于(i)在处于所述第一模式时传递由加密数据信号承载的所述寄存器输入数据，以及(ii)在处于所述第二模式时传递存储器控制信号。

3.根据权利要求1所述的装置，进一步包括存储器，连接至所述模式电路并用于在处于所述第二模式时存储经加密的/或解密的数据。

4.根据权利要求1所述的装置，其中，所述模式电路包括一个或多个输入数据寄存器，所述输入数据寄存器用于存储所述寄存器输入数据。

5.根据权利要求4所述的装置，其中，所述模式电路进一步包括：

存储器引擎，用于响应于存储器控制信号而传递所述内存数据。

6.根据权利要求5所述的装置，其中，所述模式电路进一步包括：

多路复用器，用于(i)在处于所述第一模式时传递来自所述一个或多个寄存器的所述输入寄存器数据，以及(ii)在处于所述第二模式时传递来自所述存储器引擎的所述存储器数据。

7.根据权利要求6所述的装置，其中，所述加密电路进一步包括：

高级加密标准核心单元，用于加密/解密所述寄存器输入数据和所述存储器数据。

8.根据权利要求7所述的装置，其中，所述加密电路进一步包括：

一个或多个输出寄存器，用于存储经加密/解密的寄存器输入数据。

9.根据权利要求7所述的装置，其中，所述高级加密标准核心单元将经加密/解密的存储器数据传递给所述存储器引擎。

10.根据权利要求9所述的装置，其中，所述存储器引擎将所述加密/解密存储器数据传递给存储器。

11.根据权利要求1所述的装置，其中，所述加密电路用于在执行链接时在所述寄存器输入数据和所述存储器数据之间轮流进行加密/解密。

12.根据权利要求1所述的装置，其中，所述加密电路用于根据高级加密标准(AES)对所述寄存器输入数据和所述存储器数据执行加密/解密。

13.根据权利要求1所述的装置，其中，所述加密电路在处于所述第二模式时加密/解密打包或未打包的数据块。

14.根据权利要求13所述的装置，其中，所述打包的数据块包括有效载荷部和首部，以及所述加密电路在所述有效载荷部上执行加密/解密操作，而所述首部在所述加密/解密操作期间保持不变。

15.一种装置，包括：

第一电路，具有一个或多个输入寄存器，并且所述第一电路用于传递来自所述一个或多个输入寄存器的寄存器输入数据；以及

第二电路，用于根据高级加密标准(AES)加密/解密所述寄存器输入数据。

16.一种用于执行双模加密/解密操作的方法，包括以下步骤：

(a)选择性地在处于第一模式时提供由输出信号承载的寄存器输入数据，而在处于第二模式时提供由所述输出信号承载的存储器数据；以及

(b)在所述寄存器输入数据和所述存储器数据之间轮流进行加密/解密。

17.根据权利要求16所述的方法，进一步包括以下步骤：

(i)在处于所述第一模式时传递由加密数据信号承载的所述寄存器输入数据，以及(ii)在处于所述第二模式时传递存储器控制信号。

18.根据权利要求16所述的方法，进一步包括以下步骤：

在处于所述第二模式时在存储器上存储经加密/解密的数据。

19.根据权利要求16所述的方法，进一步包括以下步骤：

在一个或多个输入数据寄存器上存储所述寄存器输入数据。

20.根据权利要求16所述的方法，进一步包括以下步骤：

根据高级加密标准在所述寄存器输入数据和所述存储器数据上执行加密/解密操作。