[发明专利]使用前端预充电的存储器

说明书

技术领域

本公开的实施例涉及集成电路，具体地，涉及使用选择性预充电的数字存储体。 

背景技术

电子系统应用于许多设备中，所述设备包括个人计算机(PC)、服务器、路由器、集线器、交换机、线卡、蜂窝电话、个人数字助理(PDA)、电子游戏设备、高清晰度电视机(HDTV)、以及工业设备、车载设备等等。这些电子系统的主要技术驱动是数字逻辑和控制、半导体存储器、输入/输出(I/O)以及复合信号(模拟和数字)技术。独立产品的例子包括微处理器/控制器、动态随机访问存储器(DRAM)、SRAM、闪存EEPROM、A/D转换器等。嵌入式产品的例子包括作为SIC(片内系统)的多片集成电路(IC)或作为SOC(片上系统)的单片IC。 

半导体存储器(例如DRAM、SRAM、ROM、EPROM、EEPROM、闪存EEPROM、铁电RAM、MAGRAM等)在三十多年里在许多电子系统中扮演了重要角色。它们的用于数据存储、代码(指令)存储和数据检索/访问(读/写)的功能持续地跨越各种应用。这些独立的/分立的存储器产品形式和嵌入式形式的存储器(例如集成有如逻辑等的其它功能的存储器)在模块或单片IC中的应用持续增长。在各种应用中，成本、工作功率、带宽、延迟、使用的简易性、支持广泛应用的能力(平衡访问对比不平衡访问)以及非易失性都是所期望的特性。 

从20世纪70年代的在单片IC上数千比特的存储量起，半导体技术在每存储器芯片的密度上已经有了很大的发展。目前在易失性读/写RAM(如DRAM)以及非易失性读/写存储器(如闪存EEPROM)中可以实现1吉比特(GB)每单片IC。但是，访问的粒度(granularity of access)却未跟上。虽然目前可利用多存储体(multibank)IC，但是一次不能访问多于32比特。实际上对于读/写而言，一次仅可用一个存储体，而其它的存储体则无法用于基本上同时进行的操作。访问和周期次数已经得到 改善，从而提供了带有例如“列预取(column pre-fetch)”、“开放页(openpage)”、和“专用I/O接口”(DDR，QDR，RambusTM)等的限制的较高带宽。但是，随机延迟-访问存储器中任何地方的任何随机位置的能力-仍然是个问题。在由于便携性而要求低电压和电池供电的情况下，还需大幅降低功率和延迟。例如，移动SDRAM(例如Micron等所提供的移动SDRAM)在降低“待机功率”方面已采取了一些措施。但是，降低工作功率仍是这种存储器的一个问题。 

在例如以矩阵方式逐行逐列地组织的、在市场上可购买到的DRAM中，在开放行(等于一个“页面”)时，一旦该“页面”被开放，则对于快速随机访问而言可使用一千至四千比特。但是，由于各种原因，通信存储器在使用开放页面架构的情况下效率不高。首先，与计算系统存储器中的不平衡的读/写(读可能以多于三比一的比例超过写)不同，通信存储器需要平衡的读/写(读的次数大约等于写的次数)。第二，在通信存储器中，包存储器内容的外出(输出)完全是随机的和不可预测的。因此，由于这些原因，任何包(或包的部分)的随机延迟需要有用的带宽，而非快速访问例如开放页面中的受限的寻址空间的能力。此外，在可以开放新的页面(如DRAM中)之前，必须关闭现有的或当前的页面，并对整个存储体进行预充电。因此，如果单个存储体具有64Mb的密度，则即使只需要被访问行中的16个新的比特，也必须对整个存储体进行预充电，该预充电消耗了功率且提高了存储器器件的温度。 

尽管带宽、延迟、成本、功率和波形因数都是重要的，但是对于移动应用而言，低功率是关键。随着新一代器件的密度和速度的提高，工作功率的降低是关注的重点。DRAM、SRAM和闪存EEPROM中的异步操作是当前降低工作功率的优先选择，但是，这对访问时间和性能有不利影响。另一方面，同步操作需要对集成电路(IC)中的上百万个节点进行启动和预充电，从而导致了高功率成本。例如在CMOS设计中，工作功率大约等于CV2f，其中f是频率，C是(各种)电容，V是电压。V和C的降低是有限的。一般地，为了更好的性能，必须提高f，使得同时降低工作功率更加困难。