[发明专利]制造半导体基板中的垂直接触的方法

说明书

技术领域

本发明涉及一种制造集成电路的方法，该集成电路包含一个具 有第一侧和反面的第二侧的半导体材料的基板，所述方法包括步骤 (1)在基板的第一侧上提供金属化层；(2)形成一个从基板的第一 侧延伸到第二侧的通孔；以及(3)向通孔的侧壁提供导电层以形成 与基板第一侧上的金属化层耦接的互连部分。

本发明还涉及一种由此形成的集成电路。硅基板正被越来越多 地用作集成电路的载体。为了提供适当的接地，形成通孔并用导电材 料至少部分地对其进行填充以形成互连部分。虽然需特别增强RF频 率下的性能，但这种互连部分允许对接触的有效暴露。

背景技术

在通孔中形成这种互连部分所需要的是与制造集成电路的其它 处理相兼容。这样的处理包括前端处理和后端处理，前端处理例如是 限定电电气元件和形成金属化层所需要的处理，后端处理还被称为装 配处理。另外，互连部分需满足产品可靠性需要。通孔适当地使用一 种或多种蚀刻技术来从第二侧形成。于是暴露了金属化层。随后，提 供导电材料从而形成导通孔。可以有选择地使用多种技术，例如溅射、 化学气相沉积和电镀，和/或结合使用这些技术。已在试验中发现， 导电层与基板的粘合并不总是满足可靠性需要。粘合被认为是在新半 导体处理工业化中的一个问题。一些因素会引起粘合不充分，并且结 合效应在此也未被排除。换句话说，良好的粘合是一个工程挑战。

发明内容

因此，本发明的目的是提供一种允许良好粘合的方法。

通过在沉积导电层之前形成一个非晶硅层来实现该目的。选择 导电层以防止对非晶硅层的损坏。如果未在随后被损坏，则非晶硅层 被发现适合于提供良好的粘合。如果非晶硅层发生反应则会发生非晶 硅层的损坏。目前，诸如溅射钛之类的传统粘合层具有与非晶硅之间 很高的反应性。这将引起所谓的Kirkendall空洞而使粘合恶化。

适当的是非晶硅的厚度小于10μm，优选地甚至小于3μm。这 或多或少减小了所形成的空洞的尺寸。应该理解术语“非晶硅层”不 排除在非晶硅层内的多晶硅区域的存在。

最优选的是导电层包括针对非晶硅的保护层。该保护层适当地 是镍层。尤其是，与镍层结合使用银已被证明是非常有益的。非晶硅 层优选地是通过溅射蚀刻技术来形成的。可以将溅射蚀刻步骤与移除 金属化层上的原始氧化物的步骤结合起来。

附图说明

将进一步结合附图来说明本发明的这些和其它方面，这些附图 并不限定尺寸而只是单纯进行图示，并且不同图中的相同参考数字表 示相同的特征，其中：

图1示出了本发明组件的截面图；

图2-图4示出了对在其中所使用的无源IC的几个制造阶段的 截面图；

图5示出了引线接合之后的去耦正向ESD保护电阻的等效电 路；

图6和图7示出了作为时间的函数的峰值电压的减小，该时间 是在针对具有ESD电阻器和不具有ESD电阻器的电路的ESD事件 之后所经过的时间，所述峰值电压是根据两个不同的ESD模型所测 量到的；

图8示出了用于制作导通孔的方法和所得到的形状；

图9示出了本发明方法的步骤序列；

图10示出了不同蚀刻过程的画面；左侧示出了由于晶格损伤而 造成的非受控KOH蚀刻的示例；右侧示出了受控KOH蚀刻的示例；

图11示出了A)KOH蚀刻停止、B)正磷酸蚀刻停止、C)CO 蚀刻停止的画面；

图12示出了在引起对背面金属化的不良台阶覆盖的湿法CO蚀 刻期间钻蚀的一个示例；

图13公开了使用干法CO蚀刻的良好台阶覆盖的示例；

图14示出了侧壁情况下溅射蚀刻的示意图；

图15示出了在晶片水平上对DC和RF特性的专用测试结构；

图16示出了在6寸晶片上导通孔的DC电阻的分布；

图17表示计算出的RF电阻与测量出的DC电阻之间的关系； 以及

图18示出了对单个导通孔的DC电阻在温度循环测试之前和之 后的图形比较。

具体实施方式