[发明专利]沟槽结势垒可控肖特基二极管

说明书

背景技术

本发明涉及一种半导体功率装置，特别是指一种改良且新颖的制造方法与器件结构，以提供一具有屏蔽沟槽栅极的MOSFET装置，其单元提供肖特基源极接触，以改善高频率功率开关、半桥式电路与同步整流应用的性能。 

1.技术领域

随着肖特基二极管(Schottky diode)的应用越来越广泛，特别是在减少功率消耗与增加开关速度上，因此改善器件结构与制作过程，以减少生产肖特基整流器件的成本就变得相当重要。其中一特别重要的考虑是，减少被肖特基二极管占据的半导体衬底上的表面区域。减少利用肖特基二极管的表面区域是减少制造成本的关键，并且可最小化电子器件的尺寸与形状，以达到增强的可携式性与功能性。然而，为了达到上述表面利用的目标，且同时维持电流传导区域，肖特基二极管有时会通过在沟槽(trench)中填充势垒材料来实现。该沟槽肖特基二极管结构中，由于沟槽角落具有尖锐边缘，故非常容易被击穿，因此导致了另一项技术难题。为了解决这项难题，圆弧型的沟槽底是必要的，但是如此会造成生产成本的增加。正因为这些原因，本领域的普通技术人员所设计及制造的包含肖特基二极管的器件仍然面临着技术上的困境及限制，因而无法轻易达成降低生产成本的目的。 

在许多应用上，肖特基二极管已经被用来取代PN二极管。在正向传导模式中，肖特基二极管的低正向下降(drop)可降低器件的功率消耗。肖特基是通过多数载流子传导的，所以在器件的开关特性上，不会发生少数载流子的电荷储存效应。因此，在许多的功率应用中，肖特基二极管是较PN结二极管显得更优异。图1A显示了一典型的肖特基二极管的结构，其中肖特基势垒金属是与n型硅接触的。P+结是位于势垒金属接触区域的边缘，以消除器件的提前击穿。二极管的正向电压是直接正比于肖特基势垒金属的高度的。因此，需要使用具有低肖特基势垒金属的二极管，以减少二极管的传导损失。然而，在反向阻断模式(reverse blocking mode)中，肖特基二极管的漏电流也是由肖特基势垒层的高度决定的。二极管在反向阻断运行时，低的肖特基势垒层高度将引起高的漏电流。 

为了减少肖特基二极管的反向漏电流，P型结被如图1B所示的设置于硅中。在反向阻断模式中，N-硅相较于肖特基势垒金属是处在较高的电位。PN结也是反向偏置。两邻接的P型结所产生的消耗被合并，并且对肖特基势垒屏蔽高反向电压，由此可减少二极管的漏电流。JBS的缺点在于由于P型结而减小了肖特基的表面区域。对较高的击穿电压肖特基二极管，经常需要较深的P型结。较深的结也具有较多的横向扩散。所以，对于高击穿电压JBS而言，可利用的肖特基区域将是相当低的。另一种用来对肖特基势垒屏蔽反向电压的方式是如图1C所示的沟槽MOS势垒肖特基二极管。相对于沟槽肖特基势垒，环绕于沟槽较低部分产生的损耗夹断(pinch off)并且屏蔽了在台面顶上的肖特基势垒结。沟槽的形状会影响沟槽中的电介质的击穿。对底部与顶部角落的磨圆去角是必要的，这样可用来减少TMBS的漏电流。锐角的磨圆去角需要额外的操作步骤与特殊的设备，并且这些需求都会引起制作成本的增加。 

因此，对包含有功率半导体器件的电子器件来说，肖特基二极管的实施一直存在一需求，即其能提供新的器件结构与制作方法来克服并解决上述问题与限制。 

发明内容

本发明的主要目的是提供一种既新颖而又经改良的肖特基二极管，其具有沉积在沟槽中的结势垒金属，该沟槽具有掺杂区域，用以防止在该沟槽侧壁、以及在包围该沟槽的顶端及底部角落处所产生的反向漏电流。来自PN结的损耗提供一种功能以将该肖特基二极管屏蔽于反向电压。由于硅区域的利 用大幅提升，且圆弧型沟槽底部需求的消除，因此，上述所讨论到的传统肖特基所面临的限制与难题因而得以解决。 

本发明的另一个主要目的是提供一种既新颖而又经改良的肖特基器件结构，其通过在沟槽侧壁上形成肖特基结，以达成改良结势垒肖特基(JBS)的硅区域利用的目的。 

本发明的另一个主要目的是提供一种既新颖而又经改良的肖特基器件结构，除了通过在沟槽侧壁上形成肖特基结，以改良结势垒肖特基(JBS)的硅区域的利用的外，该结势垒肖特基(JBS)还沿着沟槽侧壁设置，与平面式或沟槽式MOSFET器件相互组合集成，以改良半导体功率器件的性能。