[发明专利]在主处理器和协处理器之间进行接口连接的方法和装置

权利要求书

1.一种在主处理器上实现的并适于在所述主处理器和外部协处理器之间 传输数据的接口，该接口包括：

写缓冲器，其被配置为存储与所述协处理器上的位置相关的多个写地址 并且存储待写入到所述多个写地址中的写数据；

多个外部接入连接，其支持用于将所述主处理器电连接到所述协处理器 的多条物理线，经由所述物理线来传输所述写地址和写数据；以及

同步组件，其适于根据时钟从所述写缓冲器向所述多个外部接入连接传 输数据，当处于第一写模式时，所述同步组件被配置为在写操作的第一时钟 周期向所述多个外部接入连接传输存储在所述写缓冲器中的写地址，而在所 述写操作的第二时钟周期向所述多个外部接入连接传输存储在所述写缓冲器 中的相关写数据，并且当处于第二写模式时，依据先前传输给所述多个外部 接入连接的最后写地址，所述同步组件被配置为在所述第一时钟周期向所述 多个外部接入连接传输存储在所述写缓冲器中的所述写数据。

2.根据权利要求1所述在主处理器上实现的并适于在所述主处理器和外 部协处理器之间传输数据的接口，其中在所述第一写模式中按两个时钟周期 来向所述多个外部接入连接传输所述写操作，而在所述第二写模式中按一个 时钟周期来向所述多个外部接入连接传输所述写操作。

3.根据权利要求2所述在主处理器上实现的并适于在所述主处理器和外 部协处理器之间传输数据的接口，该接口还包括具有多个状态的控制信号， 所述多个状态指示所述接口是在所述第一写模式下工作还是在所述第二写模 式下工作。

4.根据权利要求3所述在主处理器上实现的并适于在所述主处理器和外 部协处理器之间传输数据的接口，该接口还包括地址寄存器，该地址寄存器 存储被传输给所述多个外部接入连接的最后写地址。

5.根据权利要求4所述在主处理器上实现的并适于在所述主处理器和外 部协处理器之间传输数据的接口，该接口还包括比较器，该比较器适于对存 储在所述写缓冲器中的所述多个写地址的下一写地址与所述最后写地址进行 比较，其中如果所述比较器确定所述下一写地址与所述最后写地址相同，则 所述控制信号被设置为指示所述接口在所述第二模式下工作的状态。

6.根据权利要求4所述在主处理器上实现的并适于在所述主处理器和外 部协处理器之间传输数据的接口，其中所述第二模式包括write_same模式和 pre_increment模式，所述接口还包括适于对存储在所述写缓冲器中的所述多 个写地址的下一写地址与所述最后写地址进行比较的比较器，并且其中如果 所述比较器确定所述下一写地址与所述最后写地址相同，则所述控制信号被 设置为指示所述接口在所述write_same模式下工作的状态，并且如果所述比 较器确定所述下一写地址与所述最后写地址相差预定偏差，则所述控制信号 被设置为指示所述接口在所述write_preincrement模式下工作的状态。

7.根据权利要求1所述在主处理器上实现的并适于在所述主处理器和外 部协处理器之间传输数据的接口，其中所述多个外部接入连接的数量等于所 述多个写地址中的每一个中的位数。

8.一种在协处理器上实现的并适于在主处理器和所述协处理器之间传输 数据的接口，该接口包括：

写缓冲器，其被配置为存储与所述协处理器上的位置相关的写地址以及 待写入到所述写地址中的写数据；

多个外部接入连接，其支持用于将所述主处理器电连接到所述协处理器 的多条物理线，经由所述物理线来传输所述写地址和写数据；以及

同步组件，其适于根据时钟从所述多个外部接入连接向所述写缓冲器传 输数据，当处于第一写模式时，所述同步组件被配置为在写操作的第一时钟 周期向所述写缓冲器传输从所述多个外部接入连接接收到的写地址，而在所 述写操作的第二时钟周期向所述写缓冲器传输从所述多个外部接入连接接收 到的相关写数据，并且当处于第二写模式时，依据先前在所述多个外部接入 连接处接收到的最后写地址，所述同步组件被配置为在所述第一时钟周期向 所述写缓冲器传输从所述多个外部接入连接接收到的写数据。