[发明专利]使用串行I/O脉冲串选通的低功率串行器/解串器体系结构

权利要求书

1.一种串行器，包括

输出时钟脉冲的振荡器；

接收数据字的逻辑电路，该数据字包括从与该串行器连接的发送 系统接收的数据位；

以分帧位来对数据位分帧的字边界逻辑电路；

其中振荡器运行并且向驱动器串行地提供被分帧的数据位，其中 该驱动器接收每个帧及数据位并且驱动传输线，其中该驱动器限定低 功率待机模式和高功率脉冲串模式；以及其中只有在被分帧的数据字 被发送时，该驱动器才被置于高功率脉冲串模式；以及其中该被分帧 的数据字比发送系统输出连续数据字更快地发送；

控制器，其确定该被分帧的字何时已被发送并且随后将驱动器置 于低功率待机模式。

2.根据权利要求1的串行器，其中所述振荡器在驱动器被置于 待机模式时被停止。

3.根据权利要求1的串行器，其中所述驱动器是差分电流逻辑 驱动器。

4.根据权利要求3的串行器，其中所述驱动器包含将单端的逻 辑信号转换为差分信号的CMOS逻辑-差分电流逻辑变换器。

5.根据权利要求1的串行器，还包括：

接收来自与串行器连接的发送系统的控制数据的逻辑电路。

6.根据权利要求1的串行器，其中所述传输线包含两根传输 线，一根输送字数据位而另一根输送时钟脉冲，并且还包含当驱动器 输出字数据位时输出时钟脉冲的第二驱动器，其中该时钟脉冲指示何 时可以接收字数据位。

7.根据权利要求3的串行器，其中差分电流逻辑驱动器包括具 有堆叠在具有共同源极的两个PMOS下的共同源极的两个NMOS， 其中每个NMOS的漏极连接一个PMOS的漏极，并且，其中NMOS 的栅极和具有与所述NMOS漏极连接的漏极的PMOS的栅极被连接 在一起并且连接到CMOS逻辑-差分逻辑转换器的输出端中的一个， 以及其中剩下的NMOS和PMOS的栅极被连接在一起并且连接到 CMOS逻辑-差分逻辑转换器的另一个输出端，以及其中PMOS的源 极被连接到至少一个电流源，该电流源在高功率脉冲串模式时被启用 并且在低功率待机模式时被禁用。

8.一种包含权利要求1的串行器并且还包含解串器的串行器/解 串器系统，该解串器包含

与传输线的远端连接的接收器；

从该传输线接收每个位的逻辑电路；

解串电路，其从该解串器的逻辑电路获取每个位，检测字边界并 且将所接收的数据字提供给与该解串器连接的接收系统；以及

控制电路，其将解串器调节为响应控制信号。

9.根据权利要求8的串行器/解串器系统，还包括如权利要求8 的第二串行器/解串器，该第二串行器/解串器包括在传输线的邻近端 的解串器和在传输线的远端的串行器。

10.根据权利要求9的串行器/解串器系统，其中在传输线邻近 端或远端的串行器和解串器能够发送或接收传输线上的数据。

11.根据权利要求9的串行器/解串器系统，其中在传输线邻近 端的串行器和解串器包含主体并且在传输线远端的串行器和解串器包 含从体，以及其中传输线包含两个差分对，一对输送串行字数据位而 另一对输送时序脉冲。

12.根据权利要求11的串行器/解串器系统，其中主体能够向从 体发送控制信息。

13.根据权利要求12的串行器/解串器系统，其中主体能够控制 从体使用从主体接收的时钟信号并且使用该时钟来将字数据位放置到 字数据输送传输线上。