[发明专利]使用串行I/O脉冲串选通的低功率串行器/解串器体系结构

说明书

技术领域

本发明涉及串行数据发送及接收、串行器/解串器(SerDes)， 以及更特别地，涉及其中功率耗散重要的串行器/解串器。

背景技术

图1以示意框图形式说明了已知的串行器。并行数据字10与时 钟14一起被载入缓冲寄存器12中。时钟14同样被供应给锁相环路 (PLL)或延迟锁定环路(DLL)16，以下PLL将用来指示PLL和 DLL两者。PLL产生位时钟18，该位时钟18被载入移位寄存器20 中以及随后通过电缆或传输线驱动器22将移位寄存器20中的数据逐 位串行移出。将数据逐位移出的位时钟18通过PLL与字内的位的位 置保持同步。字时钟24通过驱动器26连同来自驱动器22的串行位 一起输出。接收器将能够通过参照经由字时钟的位流来辨别串行数据 流的开始及结束。通常存在把这8个数据位包围或分帧的开始位和停 止位。

图2显示了对位进行解串以形成字的接收器电路。串行数据30 被输入到移位寄存器32中。字时钟34被输入到PLL 36中，该 PLL36产生通过PLL与字中位的位置同步的位时钟38。在该同步的 同时，位时钟38适当地将位流载入移位寄存器32中。在字已经由移 位寄存器32接收的时候(如由字时钟所决定的)，PLL输出了将移 位寄存器32中的并行数据载入缓冲寄存器42中的时钟40。字数据 44为并行形式，为在接收系统中使用做好准备。

图1和2包含保留待发送的字或刚接收的字的缓冲寄存器(12、 42)。在将上一个字从缓冲寄存器移出之前，缓冲器几乎允许全部时 间来发送或接收下一个字。当缓冲器保留下一个或前一个字的时候， 移位寄存器(20、32)能够被载入以及数据移进或移出。完成这些任 务的逻辑及时序是众所周知的。但是，如果没有使用缓冲寄存器，那 么要发送的字以及所接收的字必须在位时间内移出。同样，这样的设 计在本领域中是众所周知的。

图3显示了使用图1中的串行器以及图2中的解串器的完整双向 系统。注意到，有进入每个串行器以及从每个解串器出来的8根数据 线以及单一的时钟50。典型地，在串行器及解串器之间的数据及时 钟线是每个都使用两根导体传输线的差分信号。

图3的串行器/解串器每个都包含在这样的设备中是通用的 PLL，但是PLL消耗相当大的功率，是复杂的，需要长锁定时间， 以及占用相当大的芯片有效面积。省去PLL将会是有利的，尤其是 在没有数据要发送以及/或者接收的时候。

图4是时序图，该时序图显示了一般时间图，其示出串行发送分 帧的(framed)8位数据字64。字时钟60被供应给产生同步位时钟 62的PLL。字时钟60必须经常发生以足够使PLL保持锁定。数据 位被载入到使用字时钟边沿的移位寄存器中。然后，移位寄存器中的 数据位由位时钟62串行地移出。在图4中，由开始及停止位来分帧 (frame)的8位字在位时钟62的上升或下降边沿被移出。

相似的操作应用于串行数据的接收。在这种情况下，字时钟被接 收以及被应用于PLL，该PLL产生用来将数据位载入接收移位寄存 器中的(与字时钟)同步的位时钟。当时钟促使数据位被发送以及被 接收的时候，数据位必须是稳定的。如本领域中所知的，时间延迟被 设计到此类系统中以实现这个目标。在字同步发送出去的情况下，下 一个字的第一位(例如，最低的)在前一个字的最后一位(例如，最 高的)之后被直接发送出去。相反，以上描述的同步传输采用了对数 据位分帧的位或标识(例如，开始及停止位)。在同步及异步的两种 情况中，如本领域中所众所周知的，必须得采用系统手段以准备发送 器及接收器以适当地发送及接收数据。同样，系统被安排来交替地发 送数据然后接收数据，而其他系统能够同时地发送和接收。前者被称 为半双工而后者被称为双工。此外，系统设计者理解这种系统适当地 发送及接收数据的限制及需求。

如上所述，接收系统必须能够从串行位流中辨别出数据字边界是 不言自明的。

通常，传输串行数据的优势在于：连接发送及接收系统之间跑线 的电缆只需要具有少许信号(如果是差分信号，则是一个数据对和一 个时钟对)的输送线(以及，当然，如果是单端的，则为一个或多个 回线)。相反，通过电缆并行地发送数据需要字的每一位的线驱动器 以及时钟驱动器。这些并行驱动器消耗高功率并且输出产生相当大的 系统噪声的高电流。