[发明专利]受应力的场效晶体管以及其制造方法

说明书

技术领域

本发明大体上系关于受应力的场效晶体管以及其制造方法，且更详言之，系关于嵌入之硅锗受应力的场效晶体管以及其制造方法。

背景技术

大多数现今集成电路(integrated circuit，IC)系藉由使用多个相互连接的场效晶体管(field effect transistor，FET)而实施，该场效晶体管也称为金属氧化物半导体场效晶体管(metal oxide semiconductor field effecttransistor，MOSFET)，或者简称为MOS晶体管。FET包含栅电极作为控制电极、及分隔开之源极和汲极电极，该源极和汲极电极之间能流过电流。施加至该栅电极之控制电压控制电流流过该源极和汲极电极之间的信道。

FET之增益，通常由互导(transconductance)(g_m)所确定，系与晶体管信道中之主要载子之移动率(mobility)成比例。MOS晶体管之电流载送能力系与互导乘以该信道之宽度除以该信道之长度(g_mW/I)成比例。FET通常制造于具有(100)晶面方向(crystallographic surface orientation)之硅衬底上，其为硅技术上所习知。对于此方向与许多其它的方向，电洞(于P信道FET(PFET)中之主要载子)之移动率，能藉由对该信道施加压缩纵向应力而增加。压缩纵向应力能施加于该FET的信道，其系藉由嵌入扩张材料(如假晶(pseudomorphic)SiGe)于该硅衬底中在该晶体管信道之端部而达成(例如，见IEEE电子装置文献(IEEE ElectronDevice Letters)第25卷，第4册，第191页，2004年)。硅锗(SiGe)晶体的晶格常数大于硅晶体的晶格常数，所以嵌入之SiGe之存在导致硅基体(matrix)之变形，因而压缩(compress)该信道区域中之硅。虽然若干技术对嵌入SiGe为已知以提高于PFET中的主要载子电洞之移动率，但是尚没有任何技术用嵌入的硅锗达到可能得到的增加移动率。

因此，希望提供一种场效晶体管具有提升的主要载子信道移动率。另外，希望提供一种制造具有提升的电洞移动率之P信道场效晶体管的方法。此外，由接下来的详细说明与附加的申请专利范围，并结合所附的图式与前述技术领域及先前技术，本发明之其它所希望的特性与特征将变得清楚。

发明内容

本发明提供一种具有提升主要载子移动率之受应力的场效晶体管。该受应力的场效晶体管包括硅衬底，在该硅衬底上覆有栅极绝缘体。栅电极覆于该栅极绝缘体上，并且于该栅电极下方之硅衬底中确定信道区域。具有第一厚度的第一硅锗区域嵌入于该硅衬底中，并接触该信道区域。具有大于该第一厚度的第二厚度的第二硅锗区域也嵌入该硅衬底中，并且与该信道区域分隔开。

本发明提供具有提升主要载子移动率之受应力的场效晶体管的制造方法。该方法包括形成绝缘体上硅衬底(silicon on insulator substrate)，该衬底包括位在硅衬底上之绝缘体层上的硅层。形成栅电极覆于该硅层上。第一未掺杂硅锗层以外延方式嵌入该硅层中，并且对齐该栅电极。第二杂质掺杂硅锗层以外延方式嵌入该硅层中，并与该栅电极分隔开。

附图说明

上文结合随后的图式说明本发明，其中相似的组件符号表示相似的组件，以及其中

图1示意地显示根据本发明之一个实施例之场效晶体管之剖面图；

图2至图13示意地显示根据本发明之实施例之受应力的场效晶体管之制造方法步骤之剖面图；

图14至图18示意地显示根据本发明之另外的实施例之受应力的场效晶体管之制造方法步骤之剖面图；以及

图19至图22显示根据本发明之另一实施例之受应力的P信道场效晶体管之制造方法步骤之剖面图。

具体实施方式

以下详细说明仅为例示性质，并不欲限制本发明或本发明之应用和使用。另外，无意由任何在前面的技术领域、先前技术、发明内容或以下的实施方式中所提出之明示或暗示的理论来束缚本发明。