[发明专利]高速并串行转换器装置

权利要求书

1.一种并串行转换器装置(100)，包括：

第一时钟(byte_clk)和第二时钟(tx_clk)；

流水线输入级(110)，用于从内核取N个并行数据比特，并使用所述 第一时钟(byte_clk)对它们进行锁存；

并串行转换器输出级(140)，用于加载来自所述流水线输入级(110) 的所述N个并行数据比特，并且以所述第一时钟(byte_clk)速度的N倍 将所述数据比特串行移出到发射机；

并串行转换器启动块(120)，用于为所述并串行转换器输出级(140) 将由所述内核置为有效的启动信号(tx_ff_ena)同步到所述第二时钟 (tx_clk)；以及

字节选择发生器(130)，用于生成与所述第二时钟同步的字节选择信 号(byte_d_ena)，其中所述字节选择信号(byte_d_ena)基于同步后的启 动信号(tx_clk_ena)。

2.如权利要求1所述的并串行转换器装置，其中，所述并串行转换器 (100)还包含流水线输入级(110)中的第一组N个触发器、并串行转换 器输出级(140)中的第二组N个触发器和N个复用器，其中N个并行数 据比特中的每一个数据比特被顺序传送到所述第一组N个触发器之一、所 述N个复用器之一和所述第二组N个触发器之一，并被锁存和移位输出。

3.如权利要求2所述的并串行转换器装置，其中，所述并串行转换器 启动块(120)还包含顺序连接用于将所述启动信号(tx_ff_ena)同步到所 述第二时钟(tx_clk)的反相器和第三组2个触发器。

4.如权利要求3所述的并串行转换器装置，其中，所述并串行转换器 启动块(120)还包含亚稳态调整电路，该亚稳态调整电路接收所述第二时 钟(tx_clk)和亚稳态调整使能信号(meta_ena)，输出亚稳态调整信号(tx_c) 给所述第二组N个触发器、所述第三组2个触发器和所述字节选择发生器 (130)中的计数器。