[发明专利]高速并串行转换器装置

说明书

相关申请的交叉引用

本申请要求2006年11月13日提交的名为“LOW LATENCY，LOW POWER，FIFO INDEPENDENT，HIGH SPEED SERDES TRANSMIT ARCHITECTURE”的美国临时申请No.60/865,606的权益。通过引用将该 申请全部合并于此。

技术领域

本发明一般涉及通信系统，并且更具体地，涉及在通信系统中使用的 并串行转换器/串并行转换器(SerDes)电路。

背景技术

通常，将SerDes电路合并入集成电路并且高速运转，并且将并行数据 转换成串行数据、将串行数据转换成并行数据。

传统的SerDes有下列缺点：它们使用先入先出(FIFO)电路来跨越时钟 域，因而需要额外的功率和区域；它们使用高速复用器来管理用于输出路 径的比特选择，这给波形增加了不对称性、或者增加了额外的流水线触发 器等待时间。

发明内容

为了提供对一个或多个方面的基本理解，下面给出了对这些方面的简 单概述。该概述不是对所有预期方面的广泛综述，而且既不是要标识出所 有方面的关键或者决定性元素、也不是要界定任何或者所有方面的范围。 其唯一目的是以简单形式给出一个或多个方面的某些概念，作为对稍后给 出的更详细说明的序言。

根据一个方面，一个电路取4个并行数据比特和它们的低频(例如，200 MHz)时钟，并且将它们转换成高频(例如，800MHz)的串行数据流。该基 本结构可以支持远超过1GHz的速度。解决了下列问题：-从内核到焊盘 (pad)的数据/时钟偏移(skew)。通过将内核逻辑的最后一级推到焊盘中来解 决该问题。-慢时钟(nibl时钟-200MHz)和快时钟(tx时钟-800MHz)之 间的时钟偏差(uncertainty)。通过使用一个电路来安全地跨越时钟域并且将 所有高速时钟抖动(jitter)/偏移保持为被限制于发射机内小的区域来解决该 问题。同时，还有一个电路用来避免nibl和tx时钟之间的任何亚稳态问题。 -所述电路避免了当使用FIFO电路(如在传统实现中)以便于跨越时钟域 时出现的额外等待时间。-所述电路避免了FIFO电路所使用的额外电路 区域和功率以及对FIFO指针进行处理所需的控制逻辑。

为了实现前述和相关目的，一个或多个方面包括以下充分描述并且在 权利要求中特别指出的特征。下列的说明和附图详细阐述了所述一个或多 个方面中的某些说明性的方面。然而，这些方面只是指示出可以在其中使 用各个方面的原理的各种方式中的很少一些，并且所描述的方面是要包括 所有这样的方面和它们的等价物。

附图说明

图1是对并串行转换器的示例性实施例进行说明的方框图；

图2说明了根据一个方面的主机并串行转换器启动的示例性时序图；

图3说明了根据一个方面的主机并串行转换器和驱动器接口偏移校准 的示例性时序图；以及

图4是对发射SerDes结构的示例性实施例进行说明的方框图。

具体实施方式

现在，将参考附图对各个实施例进行说明，其中，贯穿全文使用相同 的参考标号代表相同的元素。在下列说明中，出于解释的目的，阐述了许 多特定细节，以提供对一个或多个实施例的透彻理解。然而，可以不采用 这些特定细节来实现这些实施例，这是显而易见的。在其它例子中，以方 框图的形式示出了公知的结构和设备，以便有助于对一个或多个实施例进 行说明。

在一个实施例中，并串行转换器电路100包括在图1中所描绘的下列 电路：

流水线输入级110：这是一组寄存器，其使得能够很容易地实现从内 核到MDDI主机PHY的数据比特的时序收敛(timing closure)。它从内核取 8比特并行数据，并且使用内核byte_clock对它们进行锁存。第一主机和 外部主机具有不同的字节时钟，使得它们以不同的数据速率同时运行。

并串行转换器启动块120：当并串行转换器应该启动时，由内核将 tx_ff_ena信号置为有效。该块从内核取得tx_ff_ena信号，并且将其同步到 tx_clk域(高速时钟，即768MHz)。