[发明专利]应力增强的MOS晶体管及其制造方法有效
申请号: | 200780042766.4 | 申请日: | 2007-11-16 |
公开(公告)号: | CN101578690A | 公开(公告)日: | 2009-11-11 |
发明(设计)人: | R·帕尔;I·佩多斯;D·布朗 | 申请(专利权)人: | 先进微装置公司 |
主分类号: | H01L21/336 | 分类号: | H01L21/336;H01L29/04 |
代理公司: | 北京戈程知识产权代理有限公司 | 代理人: | 程 伟;王锦阳 |
地址: | 美国加利*** | 国省代码: | 美国;US |
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摘要: | |||
搜索关键词: | 应力 增强 mos 晶体管 及其 制造 方法 | ||
1.一种用于制造应力增强的MOS器件(30)的方法,该MOS器件具有位于半导体衬底(38)的表面(56)的沟道区(68),该方法包括下列步骤:
蚀刻沟槽(72、74)进入该半导体衬底中且邻近该沟道区,每个该沟槽具有面对该沟道区的侧表面(78、80)和底表面(76);
在沟槽中外延生长具有第一浓度的锗的SiGe的第一层(82),以部分填充这些沟槽,该SiGe的第一层在该侧表面上具有第一生长率,而在该底表面上具有小于该第一生长率的第二生长率;以及
外延生长具有小于该第一浓度的第二浓度的锗的SiGe的第二层(88)以填满这些沟槽。
2.如权利要求1所述的方法,其中,该半导体衬底(38)为包括具有<100>结晶表面方向的硅的衬底,该沟道区(68)沿着<110>晶向被定向,该侧表面(78、80)具有<011>结晶表面方向,以及其中,该外延生长第一层的步骤包括调整外延生长状况的步骤以相比于<100>结晶表面上的外延生长率而增强<011>结晶表面上的外延生长率。
3.如权利要求1所述的方法,其中,外延生长第一层(82)的步骤包括在具有垂直于该半导体衬底的电位偏压的等离子体环境中外延生长第一层的步骤。
4.一种用于制造应力增强的MOS晶体管(30)的方法,包括下列步骤:
形成栅极绝缘体(54)覆盖半导体衬底(38);
形成栅极电极(62)覆盖该栅极绝缘体,该栅极电极具有第一边缘(65)和第二边缘(66);
蚀刻第一沟槽(72)和第二沟槽(74)进入该半导体衬底中,该第一沟槽对准于该第一边缘并与该第一边缘隔开第一距离(69),而该第二沟槽对准于该第二边缘并与该第二边缘隔开该第一距离;
在该第一沟槽和该第二沟槽中外延生长具有第一浓度的锗的SiGe的第一层(90);该第一层具有厚度足以填满该第一沟槽和该第二沟槽;
蚀刻第三沟槽(94)和第四沟槽(96)进入该第一层中,该第三沟槽对准于该第一侧并与该第一侧隔开第二距离(97),该第二距离大于该第一距离,而该第四沟槽对准于该第二侧并与该第二侧隔开该第二距离;以及
在该第三沟槽和该第四沟槽中外延生长具有第二浓度的锗的SiGe的第二层(100),该第二浓度小于该第一浓度,且该第二层的SiGe具有第二厚度(95)足以填满该第三沟槽和该第四沟槽。
5.如权利要求4所述的方法,其中,该外延生长第一层(90)的步骤包括外延生长包括25至40原子百分比锗的SiGe的层的步骤,以及其中,该外延生长第二层(100)的步骤包括外延生长SiGe的第二层的步骤,SiGe的第二层包括小于20原子百分比的锗。
6.一种应力增强的MOS晶体管(30),包括:
具有表面(56)的半导体衬底(38);
位于该半导体衬底的该表面的沟道区域(68);
具有第一锗浓度的SiGe的第一区域(82),嵌入于该半导体衬底中且具有底部(86)和邻近该沟道区的侧部(84),且其中,该侧部具有大于该底部的厚度;
SiGe的第二区域(88),嵌入于该第一区域中,且具有小于该第一锗浓度的第二锗浓度。
7.如权利要求6所述的应力MOS晶体管,其中,该SiGe的第一区域(82)具有25至40原子百分比的锗浓度。
8.如权利要求7所述的应力MOS晶体管,其中,该SiGe的第二区域(88)具有小于20原子百分比的锗浓度。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造