[发明专利]应力增强的MOS晶体管及其制造方法

说明书

技术领域

本发明大体上系关于MOS晶体管及其制造方法，且尤系关于应力增强的MOS晶体管及此种具有邻近晶体管沟道之嵌入材料之晶体管之制造方法。

背景技术

现代集成电路(IC)主要藉由使用复数个互连接场效晶体管(FET)(亦称之为金属氧化物半导体场效晶体管(MOSFET)，或简称为MOS晶体管)而实施。MOS晶体管包含作为控制电极之栅极电极(gate electrode)，和间隔开之源电极和汲电极，而电流可在其间流动。施加至栅极电极之控制电压控制通过源电极和汲电极之间的沟道之电流之流动。

IC之复杂性和结合入IC中之器件之数目持续增加。当IC中器件之数目增加时，个别器件之尺寸减小。于IC中器件之尺寸通常由最小特征尺寸(feature size)所表示，其为最小线宽(line width)或由电路设计规则所允许之最小间隔。当半导体工业进展至最小特征尺寸为45纳米(nm)和甚至更小时，个别器件之效能由于尺寸缩小(scaling)而劣化。当设计用来施行这些集成电路之新世代之集成电路和晶体管时，技术人员必须大幅地依赖非习知的组件以提升器件效能。

MOS晶体管之效能，如由其电流载送能力测量时，正比于晶体管沟道中之主要载子移动率。已知施加纵向应力(longitudinal stress)于MOS晶体管的沟道能增加该移动率；压缩的纵向应力增强主要载子空穴移动率，而拉伸的纵向应力增强主要载子电子移动率。已知例如藉由嵌入邻近该晶体管沟道的硅锗(即嵌入硅锗，eSiGe)而产生纵向压缩应力以增强于P沟道MOS(PMOS)晶体管中之空穴移动率。为了制造此种器件，沟槽或凹部(recess)被蚀刻入硅衬底中且于晶体管之源极和漏极区中，以及藉由使用SiGe之选择性外延生长而填满该沟槽。然而，仅仅增加eSiGe的锗含量以增加应力不会完全成功，因为增加的锗含量造成从嵌入区域的表面来的增加的SiGe损失、形成于嵌入区域上之金属硅化物之聚集而减少对源极和漏极区之接触电阻、以及当晶体管经受更多于制造IC过程中所遭遇之习知步骤时嵌入材料之增加之应力松弛。

因此，希望最佳化用来制造应力增强的MOS晶体管的方法。此外，希望提供最佳化之应力增强的MOS晶体管其避免习知晶体管制造所伴随之问题。再者，由后续之详细说明及所附之申请专利范围，结合所附之图式和前述技术领域和先前技术，则本发明之其它所希望之特征和特性将变得清楚。

发明内容

本发明提供一种具有增强的主要载子移动率(mobility)之应力增强的MOS晶体管。该应力增强的MOS晶体管包括具有表面的半导体衬底和位于该表面的沟道区。具有第一锗浓度的SiGe的第一区域系嵌入于半导体衬底中。第一区域具有底部和邻近该沟道区的侧部。具有少于该第一锗浓度的第二锗浓度的SiGe的第二区域系嵌入于该第一区域中，使得该侧部具有较该底部为大之厚度。

本发明提供一种用来制造应力增强的MOS晶体管的方法。依照本发明之一个实施例，该方法包括形成栅极电极(gate electrode)，该栅极电极覆盖和界定于单晶半导体衬底中的沟道区。具有面对该沟道区之侧表面之沟槽被蚀刻入该单晶半导体衬底中且邻近该沟道区。沟槽被填满具有第一浓度的取代原子(substitutional atom)的第二单晶半导体材料和具有第二浓度的取代原子的第三单晶半导体材料。第二单晶半导体材料外延生长成具有延着该侧表面之壁厚度足以施加较将由具有第二浓度的单晶半导体材料所施加应力(若该沟槽仅被填满第三单晶半导体材料时)为大之应力于沟道区。

附图说明

上文中结合下列之图式而说明本发明，其中相似之组件符号表示相似之组件，且其中：

图1至图6显示依照本发明之各种实施例之受应力MOS晶体管及其制造方法步骤之剖面图；以及

图7至图9，结合图1至图4，显示依照本发明之替代实施例之受应力MOS晶体管及其制造方法步骤之剖面图。

具体实施方式

下列之详细说明本质上仅为范例，并不意欲用来限制本发明或本发明之应用和使用。再者，本发明并不意欲受前面之技术领域、先前技术、发明内容、或下列之实施方式中所提出之任何表示或暗示理论所限制。