[发明专利]减小半导体装置的临界尺寸的方法和具有减小的临界尺寸的部分制造的半导体装置

说明书

优先权主张

本申请案主张2006年11月29日申请的第11/606,613号美国专利申请案“减小半导体装置的临界尺寸的方法及具有减小的临界尺寸的部分制造的半导体装置”(″METHODS TO REDUCE THE CRITICAL DIMENSION OF SEMICONDUCTORDEVICES AND PARTIALLY FABRICATED SEMICONDUCTOR DEVICES HAVINGREDUCED CRITICAL DIMENSIONS″)的申请日期的权益。

技术领域

本发明的实施例大体上涉及半导体装置制造，且更具体来说涉及减小半导体装置的临界尺寸(CD)的方法及具有减小的临界尺寸的部分制造的半导体装置。

背景技术

集成电路(IC)设计人员想要通过减小个别特征的大小且减小半导体衬底上的相邻特征之间的间隔距离来提高IC内的特征的集成度或密度。特征大小的不断减小对形成所述特征所用的技术(例如光刻)提出了更高要求。这些特征通常是通过材料(例如绝缘体或导体)中的开口来界定的且通过所述材料彼此隔开。相邻特征中的相同点之间的距离在此项产业中称为“间距”。举例来说，间距通常测量为特征之间的中心到中心的距离。因此，间距大约等于特征的宽度与使所述特征与相邻特征分隔的间隔的宽度的总和。特征的宽度也称为线的CD或最小特征大小(“F”)。CD通常是在IC制造期间使用给定技术(例如光刻)形成的最小几何特征，例如互连线、触点或沟槽的宽度。因为邻近于特征的间隔的宽度通常等于特征的宽度，所以特征的间距通常是特征大小的两倍(2F)。

常规248nm光刻能形成100nm到200nm的最小线宽度。然而，由于减小特征大小及间距的压力存在，所以已研发出间距加倍技术。第5,328,810号美国专利揭示了一种使用间隔物或心轴在半导体衬底中形成均匀隔开的沟槽的间距加倍方法。沟槽具有相等的深度。可扩展层形成于半导体衬底上且被图案化，从而形成宽度为F的条带。将条带蚀刻，从而产生具有减小的宽度F/2的心轴条带。部分可扩展的纵梁层以共形方式沉积在心轴条带上，且被蚀刻而在心轴条带的侧壁上形成具有F/2厚度的纵梁条带。心轴条带被蚀刻，而纵梁条带保留于半导体衬底上。纵梁条带充当一掩模，用以在半导体衬底中蚀刻具有F/2宽度的沟槽。虽然以上提到的专利中的间距实际上减半，但此间距减小在此项产业中称为“间距加倍”或“间距倍增”。换言之，间距“倍增”某一因数涉及将间距减小所述因数。本文中保留此常规术语。

第6,239,008号美国专利揭示了一种间距加倍方法。将光致抗蚀剂图案化在半导体材料层上。一个光致抗蚀剂结构与一个邻接间隔的尺寸定义为x。将光致抗蚀剂结构修整为1/2x。将结构之间的间隔增加到3/4x。半导体材料层的暴露部分被蚀刻，从而在半导体材料层中形成结构。移除光致抗蚀剂结构。将毯覆层沉积在半导体材料层结构上。蚀刻所述毯覆层以在半导体材料层结构的侧壁上形成间隔物。将第二毯覆层沉积在半导体材料层结构、间隔物和间隔上，从而在间隔中形成第二组结构。第二毯覆层是与制作半导体材料层结构所用的材料相似或相同的材料。将半导体材料层结构、间隔物及第二组结构平坦化。移除间隔物。半导体材料层结构及第二组结构及其之间的间隔具有1/4x的尺寸。

第6,638,441号美国专利揭示了一种间距三倍方法。将光致抗蚀剂层图案化在衬底上。在图案上形成一层。蚀刻第一层以使衬底暴露。在图案上形成第二层。蚀刻第二层以使衬底暴露。移除被图案化的光致抗蚀剂。在第一层及第二层以及衬底上形成第三层。蚀刻第三层以使衬底暴露。在第一层、第二层及第三层以及衬底上形成第四层。第四层的材料与第一层的材料相同。蚀刻第四层以使第一层、第二层及第三层暴露。移除第二层及第三层。第一层及第四层形成一图案，其具有三倍的间距。

193nm光刻能够形成比248nm光刻更小的特征。然而，193nm光致抗蚀剂材料与248nm光致抗蚀剂材料相比具有增加的线边缘粗糙度(LER)。此外，248nm光致抗蚀剂材料比193nm光致抗蚀剂材料强硬。

因此，此项技术中需要一种间距减小方法，其能够利用248nm光致抗蚀剂来减小特征的CD。

发明内容

本发明的实施例包括一种减小特征的临界尺寸的方法。在一些实施例中，本发明包括一种间距减小方法以减小特征的临界尺寸。