[发明专利]用于降低模拟浮栅电池中的电荷损失的方法

说明书

相关申请

本申请涉及由Radu A.Sporea、Sorin S.Georgescu和ILie M.Poenaru在2006年12月4日提交的美国临时专利申请No.60/868, 456，并且要求该美国临时专利申请的优先权。

技术领域

本发明涉及利用标准CMOS技术的非易失性可编程集成 电路的领域。

背景技术

响应于存储在非易失性存储器晶体管的浮栅上的电荷，浮 栅基准电路生成基准电压。典型地，通过编程电容器的薄氧化物对非 易失性存储器晶体管编程。然而，在偏压被施加了长时间(尤其是在 高温下)时，电荷可能通过该薄氧化物泄漏，从而不期望地影响生成 的基准电压。因此，期望有一种用于在浮栅基准电路中对非易失性存 储器晶体管精确地编程、并且随后在一段长时间内保持编程的电荷的 电路。

发明内容

因此，本发明提供一种电压基准电路，该电压基准电路响 应于第一非易失性存储器(NVM)晶体管的编程的阈值电压提供单端 的基准电压。起初，通过与第一NVM晶体管共用浮栅的隧穿电容器 对第一NVM晶体管的阈值电压编程。由薄氧化物层将该浮栅与隧穿 电容器的编程端(即共同连接的源/漏区)分离。通过对隧穿电容器的 编程端施加编程电压对第一NVM晶体管的阈值电压编程，从而引发 穿过薄氧化物层的Fowler-Nordheim隧穿。

在电压基准电路的正常操作期间，以与第二NVM晶体管 成电流镜的配置连接第一NVM晶体管。输入耦合到第二NVM晶体 管和第一NVM晶体管的漏极的差动放大器提供基准电压作为输出。 此外，在正常操作期间，隧穿电容器的编程端被连接到半导体结构(如 第三NVM晶体管)，该半导体结构被配置为具有与第一NVM晶体 管的浮栅相同的电学和热特性。结果，在正常操作期间，在宽操作条 件范围内，编程端的电压保持基本等于第一NVM晶体管的浮栅的电 压，从而最小化通过隧穿电容器的电荷损失。

考虑到下面的实施方式和附图，本发明将被更充分地理 解。

附图说明

图1是根据本发明一个实施例的CMOS浮栅电压基准电 路的一部分的电路图。

图2是图1的CMOS浮栅电压基准电路的部份电路图， 根据本发明一个实施例，该CMOS浮栅电压基准电路被配置为设置 NVM晶体管的阈值电压。

图3是图1的CMOS浮栅电压基准电路的部份电路图， 根据本发明一个实施例，该CMOS浮栅电压基准电路被配置为对 NVM晶体管执行擦除操作。

图4是图1的CMOS浮栅电压基准电路的部份电路图， 根据本发明一个实施例，该CMOS浮栅电压基准电路被配置为对 NVM晶体管编程。

图5是根据本发明一个实施例的图1的以正常操作模式配 置的CMOS浮栅电压基准电路的部份电路图。

图6是根据本发明替代实施例的CMOS浮栅电压基准电 路的一部分的电路图。

具体实施方式

图1是根据本发明一个实施例的CMOS浮栅电压基准电 路100的一部分的电路图。电路100包括p沟道MOS晶体管101-103、 n沟道非易失性存储器(NVM)晶体管104-106、薄电介质隧穿电容 器107、n沟道MOS晶体管108、电容器109、开关110-114、差动放 大器115以及偏压控制电路140。

通常，CMOS浮栅电压基准电路100在比较器115的输出 处生成基准输出电压V_OUT，比较器115的输入端耦合到NVM晶体管 104和105的漏极。起初，用期望的电荷对电容器109(即，NVM晶 体管105的浮栅125)编程，同时控制施加到NVM晶体管104的控 制栅和浮栅的电压。在编程结束之后，比较器115的输出被反馈到 NVM晶体管104的控制栅和浮栅以产生输出基准电压V_OUT。在一个 实施例中，CMOS电压基准电路100使用两个NVM晶体管，其中对 这些NVM晶体管中的一个的浮栅进行放电(通过例如UV辐照)， 同时用期望的电荷对另一个NVM晶体管的浮栅编程。在另一实施例 中，可以如共同拥有的美国专利申请No.11/355,394或共同拥有的美 国专利申请序号11/611,665中所述地实现完整的CMOS电压基准电 路。