[发明专利]边缘连接晶片级叠置有效

专利信息
申请号: 200780045542.9 申请日: 2007-10-09
公开(公告)号: CN101553923A 公开(公告)日: 2009-10-07
发明(设计)人: B·哈巴;V·奥加涅相 申请(专利权)人: 泰塞拉公司
主分类号: H01L25/065 分类号: H01L25/065;H01L21/98;H01L23/538
代理公司: 永新专利商标代理有限公司 代理人: 陈松涛;王 英
地址: 美国加*** 国省代码: 美国;US
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摘要:
搜索关键词: 边缘 连接 晶片 级叠置
【权利要求书】:

1.一种叠置封装的制造方法,包括如下步骤:

通过使第一晶片的锯线与第二晶片的对应的锯线对准而形成元件,包 括使第一晶片的第一锯线与第二晶片的对应的第一锯线对准,从而使一个 晶片的所述第一锯线位于另一个晶片的所述第一锯线之上,所述第一和第 二晶片中的每者包括邻接相应的晶片的所述第一锯线的多个微电子元件, 每一微电子元件具有多条朝向所述第一锯线延伸的迹线;

在所述第一和第二晶片内形成多个与所述第一晶片的所述第一锯线和 所述第二晶片的所述第一锯线对准的开口,每一开口仅仅露出所述微电子 元件中的每一个的单条迹线,从而在与所述第一锯线对准的多个开口内露 出多条迹线;以及

使引线与所露出的多条迹线中的至少一些电连接。

2.如权利要求1所述的方法,其中,所述第一锯线和第二锯线中的每 者具有沿第一方向延伸的长度,所述多个开口中的相邻开口沿所述第一方 向隔开,并且相互绝缘。

3.如权利要求1所述的方法,其中,所述开口中的至少一些开口中的 每者仅仅露出所述第一晶片的任何一个微电子元件的单条迹线以及所述第 二晶片的任何一个微电子元件的单条迹线。

4.如权利要求1所述的方法,其中,所述引线包括位于所述第一和第 二晶片之一的面上的第一末端。

5.如权利要求4所述的方法,其中,所述引线的所述第一末端包括导 电凸块。

6.如权利要求1所述的方法,还包括沿所述锯线将所述第一和第二晶 片分割成多个组件,每一组件包括多个叠置微电子元件和露出的引线。

7.如权利要求6所述的方法,其中,电连接导电引线的步骤包括在所 述多个开口内形成接触露出的迹线的导体,其中,沿所述第一锯线分割每 一组件的导体,从而使所述引线包括所述导体的经分割的部分。

8.如权利要求7所述的方法,其中,所述导体的形成包括在所述开口 内沉积导电材料。

9.如权利要求7所述的方法,其中,所述导体的形成包括采用金属填 充所述开口。

10.如权利要求1所述的方法,还包括使至少一个额外晶片的锯线与 所述第一和第二晶片的所述锯线对准,所述至少一个额外晶片包括多个在 锯线处附着在一起的多个额外的微电子元件,所述多个微电子元件具有朝 向所述锯线延伸的额外迹线,其中,在形成所述开口的步骤中使所述额外 微电子元件中的至少一个的额外的迹线中的单条迹线露出。

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