[发明专利]边缘连接晶片级叠置

说明书

相关申请的交叉引用 

本国际申请要求2007年4月13日提交的美国申请No.11/787209、2007年2月9日提交的美国申请No.11/704713、以及2006年10月10日提交的美国临时专利申请No.60/850850的优先权。2007年4月13日提交的所述美国申请No.11/787209是2007年2月9日提交的美国申请No.11/704713的部分继续申请，而后者又要求2006年10月10日提交的美国临时专利申请No.60/850850的申请日的权益。在此将所述申请的公开文本引入以供参考。 

技术领域

本发明总体上涉及叠置微电子封装，包括以晶片级制造的叠置微电子封装，并且涉及制作这样的封装的方法。 

背景技术

半导体芯片是具有设置在正表面上的触点的扁平体，所述触点连接至芯片本身的内部电路。通常，使半导体芯片与衬底封装起来，以形成具有电连接至芯片触点的端子的微电子封装。然后，可以将所述封装连接至测试设备，以确定经过封装的器件是否符合预期的性能标准。一旦通过了测试，就可以将所述封装连接至较大的电路，例如，诸如计算机或蜂窝电话等电子产品中的电路。 

对用于对半导体芯片进行封装的衬底材料加以选择，从而实现所述衬底材料与用于形成所述封装的工艺的兼容性。例如，在焊接或其他键合操作当中，可能向衬底施加高热。相应地，已经将金属引线框架用作衬底。也已采用层压衬底对微电子器件进行封装。这样的衬底可以包括两个到四个交替的玻璃纤维和环氧树脂层，其中，可以沿横向(traversing)方向，例如，沿正交方向设置相继的玻璃纤维层。任选地，可以将诸如双马来酰亚胺三嗪(BT)等的绝热化合物添加到这样的层压衬底当中。 

已经将带料(tape)用作衬底，来提供更薄的微电子封装。通常以薄层或者薄层卷的形式提供这样的带料。例如，通常采用由聚酰亚胺上铜构成的单面或双面薄层。基于聚酰亚胺的膜提供了良好的热和化学稳定性以及低介电常数，而具有高抗张强度、延展性和柔性的铜则已被有利地应用到了柔性电路和芯片尺寸封装应用当中。但是，这样的带料价格相对昂贵，尤其是与引线框架和层压衬底相比。 

微电子封装还包括为在所述管芯仍然处于晶片的形式时所制备的半导体部件提供封装的晶片级封装。所述晶片受到若干其他的处理步骤，以形成封装结构，之后对所述晶片进行划片，以形成独立的管芯。晶片级处理可以提供节约成本的优点。此外，封装占用面积可以等于管芯尺寸，从而实现对所述管芯最终附着的印刷电路板(PCB)的面积的非常有效的利用。由于这些特征，通常将通过这种方式封装的管芯称为晶片级芯片尺寸封装(WLCSP)。 

为了节约空间，某些常规设计具有在封装内叠置的多个微电子芯片。这允许所述封装在衬底上占据的表面积小于所述叠置体内的芯片的总表面积。但是，常规的叠置封装在复杂性、成本、厚度和可测试性方面存在缺点。 

尽管存在上述进步，但是仍然需要改进的晶片尺寸封装，尤其是可靠、厚度薄、可测试而且制造成本低廉的叠置晶片尺寸封装。 

发明内容

根据文中描述的本发明的实施例，提供了用于制造集成电路器件的方法，以建立适于晶片级处理的叠置微电子封装，从而制造具有更低的成本、更小的尺寸、更轻的重量和增强的电性能的集成电路。 

根据本发明的一个方面，提供了一种用于制造集成电路器件的方法。在这样的方法中，通过将包括多个微电子元件的第一子组件叠置到包括多个微电子元件的第二子组件上形成微电子组件，其中，所述微电子元件具有延伸至其边缘的迹线，之后，形成部分贯穿所述微电子组件的槽口，以露出所述迹线，接下来在所述槽口的侧壁上形成引线，从而在所述组件的 平面表面上提供电接触。接下来，对所述组件进行划片，以形成根据本发明的优选实施例的独立电子元件。所述的形成仅部分贯穿至少一个子组件延伸的槽口的步骤允许对所述元件进行连续的晶片级处理。 

根据本发明的具体方面，所述叠置组件结合了衬底，从而在处理过程中和处理之后为所述组件提供额外的机械完整性。所述衬底可以结合释放腔，所述释放腔在开槽工艺中降低了应力集中。已经发现，在没有这样的腔的情况下，衬底倾向于在开槽工艺期间发生断裂。 

根据本发明的具体方面，采用粘合剂将微电子子组件的各个层层压起来。由于叠置方法的原因，每一子组件的迹线都受到下面紧挨着的层的粘合剂的支撑和保持，由此避免受到损坏。