[发明专利]具有高写入并行度的用于快闪存储器的列冗余

说明书

技术领域

本发明涉及快闪存储器，且更特定来说，涉及用于快闪存储器的冗余列。

背景技术

图1展示通常包括一个或一个以上存储器阵列或子阵列(展示为102)的快闪存储 器装置100，所述一个或一个以上存储器阵列或子阵列被组织为n个行和m个快闪存储 器单元列。举例来说，示范性8兆位的存储器阵列具有n＝4096个行和m＝2048个列。将 阵列102中的存储器单元中的特定一者的23位地址施加到预解码器104。预解码器104 在行地址总线106上将12个行地址位提供给行解码器108。预解码器104还在列地址总 线110上将11个地址位提供给列解码器112。

为了存取特定行，行解码器108在总线114中将行选择信号提供给4096个行解码 器输出线中的一者，其中4096个行解码器输出线中的每一者均耦合到存储器阵列102 的4096个行选择端子中的相应一者。

2048个列布置在16个128列的群组中。所述列在2048排总线116上耦合在存储器 阵列102的2048列与列解码器112中的2048个相应解码器之间。2048个解码器经由 2048排总线118耦合到感测和读出电路120。感测和读出电路120耦合到数据总线122 上的十六个输入/输出(I/O)线。读出放大器电路120用于读取选定存储器单元的内容。 在写入或修改操作期间，读出放大器电路120用于验证经修改单元的内容的正确性。

一般来说，存储器装置的数据I/O线的数目可为1个位、1字节(8位)、1字(16 位)或双字(32位)。如先前所提及，存储器列以群组布置，其中每一群组对应于一个 特定输出位。举例来说，如果存储器装置的数据输出为16位的字，则列在内部布置在 16个群组中，其中每一群组具有指派给其的一定数目的列。在读取操作或验证操作期间， 连同一行选择一起选择16列(每一列来自每一列群组)，使得将读取或验证16个存储 器单元。16个单元中的每一者提供数据输出的16个位中的一者。这意味着对于施加到 存储器装置的每一地址，并行地选择至少16个快闪存储器单元。

图2是说明如何将列布置在群组中以对应于16位输出字中的一个位的图。举例来 说，具有2048个列的存储器阵列布置在16个列群组中，其中每一群组具有与十六个I/O 输出中的一者有关的128个列。图2中说明具有位<0>到位<15>的16位字的<0>位的典 型列群组130。来自典型列群组130的128个列线经由具有128个列线的总线132耦合 到对应的典型列解码器/读出放大器电路134，所述典型列解码器/读出放大器电路134 具有在信号线136上提供的DATA<0>I/O位。十五个其它类似的列群组和对应的列解码 器/读出放大器电路提供相应的DATA<1>到DATA<15>I/O位。

在快闪存储器装置的制造期间，存储器阵列102中的某些快闪存储器单元可为有缺 陷的且不适当地操作。有缺陷的存储器单元可阻止指定用于存储在那个有缺陷存储器单 元中的存储器数据被正确读取或修改。为减少有缺陷的快闪存储器单元对产品良率的影 响，常采用冗余快闪存储器单元来选择性地取代在装置测试阶段期间表现出不正确的行 为的正常快闪存储器单元。为存储有缺陷的快闪存储器单元的地址，提供一个或一个以 上非易失性冗余地址寄存器。

图3说明用于存储器阵列的常规快闪存储器冗余列系统150。存储器阵列包括耦合 到正规列解码器电路154的正规快闪存储器阵列152。冗余存储器阵列156耦合到冗余 列解码器158。正规列解码器154耦合到正规读出160，且冗余列解码器158耦合到冗 余读出162。正规读出160具有(例如)用于将数据转移进和转移出存储器阵列系统的 十六个I/O线164。

命令用户接口(CUI)电路170在端子172处接收写入启用(WE)信号，且在信号 线174上将输出信号LOAD_PL提供给读出160。LOAD_PL信号是由WE信号的上升沿 产生的信号脉冲。LOAD_PL脉冲触发将数据和地址锁存在正规读出160中。