[发明专利]PLL老化电路以及半导体集成电路

说明书

技术领域

本发明涉及在内置于半导体集成电路内且外附有环路滤波器的 模拟PLL(Phase Locked Loop，锁相环)中的、在进行其压控振荡 器(VCO)的简易的测试时使用的电路以及内置有振荡电路的半导体 集成电路，更详细而言涉及在实施无论其控制输入电压如何都不会流 过下限电流、即不产生自振的类型的压控振荡器的老化测试时使用的 电路。

背景技术

如图16所示，生成系统时钟等的PLL包括相位比较器(PFD) 8-1、电荷泵(CP)8-2、环路滤波器(FIL)8-3、压控振荡器(VCO) 8-4、反馈分频器(DIV)8-5等，通过使基准时钟信号与反馈分频 器的输出信号的相位一致，而作为产生期望的频率的倍频器进行工 作。

该PLL的动作如下所述。即，从外部输入的基准时钟信号RCL 通过相位比较器8-1与反馈分频器8-5的输出信号进行相位比较 后，通过电荷泵8-2输出与该相位比较结果对应的信号。与该相位 比较结果对应的信号通过环路滤波器8-3而截断其高频分量后，输 出给压控振荡器8-4而作为控制电压。在施加了该控制电压时，压 控振荡器8-4振荡出与该控制电压的大小对应的频率的信号，并将 其作为倍频输出信号OUT而输出给外部，并且输出给反馈分频器8 -5。反馈分频器8-5对来自压控振荡器8-4的倍频输出信号OUT 进行分频，并将该输出信号朝向相位比较器8-1输出。

这样的PLL中使用的压控振荡器8-4例如如图17所示，包括： 将环路滤波器8-3的输出电压VC变换为电流的电压电流变换晶体 管9-1；对通过该电压电流变换晶体管9-1从电压变换的电流进行 复制的电流镜电路9-2；以及奇数级的倒相器被连接成环状，且以与 从电流镜电路9-2输出的电流的值大致成比例的频率振荡的环形振 荡器(ring oscillator)9-3，输出与环路滤波器8-3的输出电压VC 对应的频率的信号。

即，对电压电流变换晶体管9-1的栅极施加的控制电压VC通 过电压电流变换晶体管9-1变换为与该电压的大小对应的电流。该 电流通过电流镜电路9-2，变换为与构成该电流镜电路9-2的一对 晶体管9-2a、9-2b的尺寸之比对应的值的电流。即，在预先形成 晶体管9-2a、9-2b时，通过确定该晶体管的尺寸，将与电压电流 变换晶体管9-1吸入的电流成比例的电流作为控制信号输出给环形 振荡器9-3。

该控制信号被供给到构成环形振荡器9-3的奇数个(例如在该 图17中为三个)倒相器9-3a、9-3b、9-3c，如果作为该控制信号 输入的电流的值越大，各倒相器的动作速度越上升，所以振荡频率根 据控制信号的值而变化。

即，例如在电压电流变换晶体管9-1为NMOS晶体管的情况下， 如图18所示，在环路滤波器的输出电压为0V至用10-1表示的电压 的范围内，压控振荡器的输出信号频率是0Hz，在环路滤波器的输出 电压超过用10-1表示的阈值电压时，频率与该超过的电压对应地增 加。

因此，为了控制环路滤波器电压而使压控振荡器振荡，必须施加 比图18的阈值电压10-1高的电压，而使充分的电流流过压控振荡 器内的环形振荡器，但在施加过大的电压时，在环形振荡器中流过过 大的电流，振荡频率升高到所需以上。另外，电压电流变换晶体管由 于易于受到制造偏差的影响，所以难以调整环路滤波器的电位来细致 地控制压控振荡器的振荡频率。

在压控振荡器中，构成为在环形振荡器中流过下限电流，以使环 路滤波器电位即使是比阈值电压10-1低的电压也能够振荡，但在流 过下限电流时，有时使压控振荡器的输出信号的抗抖动性能(jittering characteristics)恶化，所以在要求时钟抖动性能的PLL中，使用不 流过下限电流的压控振荡器。

另外，有时在提供给市场之前会对半导体集成电路进行老化测 试。老化测试是以除去所谓初期不良品、即不良品发生率高的刚刚开 始使用后的半导体集成电路的不良品为目的而进行的，通过在出厂前 预先对半导体集成电路施加负载而选出并除去初期不良的个体。

为了削减成本而要求在组装前的晶片级来实施老化测试，但在晶 片级下无法对半导体集成电路附加外附部件来进行测试。因此，在 PLL的环路滤波器由外附部件构成的情况下，无法进行将PLL电路 与环路滤波器连接的状态下的老化测试。