[发明专利]具有未合金硅化物的迁移率增加的结构和方法

说明书

相关申请的交叉引用 

本发明要求2007年1月4日向美国专利与商标局提交的名为“Structure and method for mobility enhanced MOSFETs with Unalloyed Silicide”的美国专利申请S/N 11/619,809，其内容纳入本文作为参考。 

技术领域

本发明涉及半导体器件和制造方法，尤其是涉及沟道中具有应力的互补金属氧化物半导体(CMOS)晶体管。 

背景技术

每一代新的半导体技术都要求半导体器件具有更高的性能，尤其是CMOS晶体管的性能。晶体管性能的主要度量之一是每单位宽度的晶体管的导通电流，该导通电流典型地被测量为每微米沟道宽度(或其通用称为“栅极宽度”)几百微安培。已经考虑且实施各种方法来增强CMOS晶体管的导通电流，也就是PFET(其中少数载流子是p型载流子空穴的晶体管)和NFET(其中少数载流子为n型载流子电子的晶体管)。在他们之中，提高沟道中少数载流子的迁移率是增强CMOS晶体管的导通电流最常使用的方法。这些方法中，有些利用沿半导体晶体的不同晶体取向的载流子迁移率的固有差异，而有些则利用载流子在受到沟道平面中的应力时的迁移率改变。 

对于后一的情况，即改变CMOS晶体管沟道中的应力，存在一些不同的方法。根据第一种方法，半导体晶格被注入具有相似电子性质但晶格常数不同的原子。硅、锗和碳都具有相同的外层电子和相同的晶体结构，也就是“金刚石结构”，其室温晶格常数分别为0.5431nm、0.565nm、0.357nm。在由一种类型的原子构成的晶体中用不同种(species)的原子替位某些原子会制造出相比于原来晶体改变了自然晶格常数的晶体。这里所称的自然晶格常数表示当没有外部施加的应力时材料的晶格常数。对于基于硅的半导体器件，一般使用在替位位置具有少量的碳或锗的硅晶体。当这类材料的替位合金在硅衬底上外延沉积时，则有应力施加于材料上，这是因为现在这些合金被迫与下层硅具有相同的结晶格常数而非其自身的自然晶格常数。然而，如Ernst等人于VLSI Symp.，2002年92-93页所发表的“Fabrication of a novel strained SiGe:C-channel planar 55nm n-MOSFETfor High-Performance CMOS(制造用于高性能CMOS的新颖的应变SiGe:C沟道平面55nm n-MOSFET)”中图9中所描述，合金中的替位原子作为散射中心，实际上劣化了迁移率。硅和锗的替位合金也面临类似的问题。 

第二个方法为在硅层上建立CMOS晶体管的沟道，其中，硅层外延沉积在具有异于硅的改变的晶格常数的晶体硅合金上。具体来说，硅层实质上由硅构成，根据需要具有低水平的电子掺杂，但是不包含硅碳合金或硅锗合金，以避免第一个方法的问题。然而，衬底本身具有改变的晶格常数。举例来说，通过用少量百分比的碳(如0％与10％之间的原子浓度)将硅合金化，来实现小于硅的晶格常数。在这种合金中，替位地放置碳原子，也就是取代晶体结构的硅原子，而不是间隙地放置，即放置在原始硅原子仍然占据的位置之间。在另一示实例中，通过用例如0％与40％的原子浓度之间的锗将硅合金化来实现大于硅的晶格常数。在这些器件的制造过程中，首先形成具有改变的晶格常数的衬底，之后通过硅的外延沉积形成应变硅层。Cheng等人在IEEE Electron Device Letters的第22期第7本、2001年7月发表的“Electron Mobility Enhancement in Strained-Sin-MOSFETs Fabricated on SiGe-on Insulator(SGOI)Substrate(在绝缘体上硅锗(SGOI)衬底上制造的增强电子迁移率的应变硅n-MOSFET”论证了改善了PFET性能的这类方法的一个实例。 

尽管第二个方法制造出了具有改善性能的器件，但是这样的方法却面临一些挑战，这样的挑战在于，具有改变的晶格常数的晶体结构的形成通常依赖于产生失配位错的外延生长的合金材料的结构弛豫，不管是硅和锗的合金或是硅和碳的合金，失配位错就是厚膜中的结晶缺陷。当膜很薄的时候，可以维持合金对下层硅衬底的外延对准，从而保持外延生长平面中的晶格常数与下层硅衬底完全相同。只有当合金变厚时，造成合金弛豫且其晶格常数接近合金的自然值。典型地，合金完全弛豫并将结晶缺陷减小到可接受的程度所需的厚度在1,000nm的量级。改善膜的质量的方法在现有技术中也已经公知。