[发明专利]半导体器件及形成半导体器件的方法有效

专利信息
申请号: 200780049284.1 申请日: 2007-01-04
公开(公告)号: CN101589471A 公开(公告)日: 2009-11-25
发明(设计)人: 叶夫根尼·斯特凡诺夫;阿兰·德朗;让-米歇尔·雷内斯 申请(专利权)人: 飞思卡尔半导体公司
主分类号: H01L29/78 分类号: H01L29/78;H01L29/08;H01L21/336;H01L29/423
代理公司: 中原信达知识产权代理有限责任公司 代理人: 穆德骏;陆锦华
地址: 美国得*** 国省代码: 美国;US
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摘要:
搜索关键词: 半导体器件 形成 方法
【说明书】:

技术领域

本公开涉及一种半导体器件以及形成半导体器件的方法。

背景技术

诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件 被作为功率器件普遍使用在诸如自动化电子、电源、通讯的应用中, 这些应用要求器件在十分之几安培(A)到数百安培(A)的范围的电 流下进行操作。

传统地,通过将适当的电压施加到MOSFET器件的栅电极,器件 导通(即,器件处于导通状态),并且将形成连接源区和漏区的沟道, 以允许电流流动。当MOSFET器件导通时,电流和电压之间的关系近 似为线性,这意味着该器件像电阻一样作用。该电阻被称为导通状态 电阻Ddson。

典型地,优选具有低导通状态电阻Rdson的MOSFET器件,因为 它们具有更高的载流量。公知的是,通过增加MOSFET器件的封装密 度,即每cm2的基本单元的数量,可以降低导通状态电阻Rdson。例如, 六边形MOSFET(HEXFET)器件包括多个单元并且具有高的封装密度, 例如每cm2有105个六边形单元,其中,每个单元具有六边形多晶硅栅 和形成六边形多晶硅栅的顶部的源区和体区。通常地,单元的尺寸越 小,封装密度越高,并且因而,导通状态的电阻越小。因此,对MOSFET 器件进行的改进是以减小单元的尺寸为目标。

当器件截止(即,处于截止状态)时,电压阻挡能力由击穿电压 来限制。对于高功率应用,期望具有例如至少200伏特的高击穿电压。

欧洲专利no.EP 1387408公开了绝缘栅FET(IGFET)器件,其中, 在源区5和漏区3之间的外延层11中的掺杂浓度基本不发生变化。结 果是,在IGFET器件的导通状态期间,在源区和漏区之间存在如图1 所示的“T”形电流7。电流路径7在沟道13中从源区5与外延层11 的表面9基本平行地延伸,并且仅从沟道13的中间部分向漏区3垂直 延伸。因此,电流路径的宽度受限于沟道13和漂移区(其是通过外延 层11的导电路径的垂直部分)的宽度,这限制了器件的Rdson。如果 增加了外延层11的掺杂浓度,则器件的Rdson将增加,但是器件的击 穿电压将减小。

为了增加MOSFET器件的耐压容量,公知的是在MOSFET器件 的漏区和沟道之间的外延层中形成轻掺杂的漂移区。轻掺杂的漂移区 降低了在器件处于截止状态时的体区15和外延层之间形成的PN结周 围产生的最大电场,并且因而,确保更高的击穿电压。然而,减小了 在源和漏之间的漂移区中的掺杂,增加了器件的导通状态电阻。

存在被用于增加MOSFET器件的击穿电压的技术的其他示例,但 是这导致导通状态电阻Rdson增加。因而,在减小Rdson和具有足够 高的击穿电压BVdss之间进行折衷。

存在以下需要:在对导通状态电阻Rdson不进行妥协的情况下, 通过增加器件的击穿电压,来改进MOSFET器件的阻挡电压能力。

US专利no.6,747,312公开了一种垂直MOSFET器件,在其中, 在源区之间形成附加的N型区,以便增加沟道中的掺杂浓度。另外, 在MOSFET器件的体区下方形成附加的P型区。附加的P型区对附加 的N型区的增加掺杂进行补偿,以便限制对击穿电压的影响。然而, 需要进一步改进Rdson和击穿电压之间折衷。该MOSFET的附加区域 通过热氧化物层和专用的掩模开口来形成,这极大增加了制造器件的 成本。

因此,存在对改进的半导体器件的需要。

发明内容

本发明提供了一种如所附权利要求所描述的半导体器件以及形成 半导体器件的方法。

附图说明

现在参考所附附图,仅通过示例的方式,描述根据本发明的半导 体器件和形成半导体器件的方法,其中:

图1是在欧洲专利申请EP 1387408中描述的IGFET的一部分的示 意性横截面图;

图2是根据本公开实施例的半导体器件布置的一部分的示意性横 截面图;

图3a是示出沿着图2中所示的线A-A的掺杂浓度分布图;

图3b是示出沿着图2中所示的线B-B的掺杂浓度分布图;

图3c是示出沿着图2中所示的线C-C的掺杂浓度分布图;

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