[发明专利]具有延展层的微电路封装体

说明书

与相关申请的交叉引用

本申请请求享有美国临时专利申请No.60/858,020在35U.S.C.§119(e)下的权益，该申请于2006年11月9日提交，其公开内容通过引用结合在此。

关于联邦政府资助研究或开发的声明

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背景技术

人们知道微电路封装体可用于容纳半导体器件或电路，但其实现可接受水平的可靠性和性能的成本相对昂贵。制造目标是低成本地生产高性能的微电路封装体。然而，目前已知构造的微电路封装体不能低成本实现所要求的性能水平。通常，已知的微电路封装体采用陶瓷材料来提供高的热性能和高的可靠性。

为了实现容纳半导体器件或电路的微电路封装体的低成本、高热性能和高可靠性，应该满足以下标准：

1.低成本基底材料的高热传导率；

2.热膨胀系数(TCE)与基底材料匹配的低成本绝缘材料；以及

3.较高热性能的芯片装配。

许多高性能的微电路封装体使用陶瓷介电材料制造，其具有使用“凸缘(flange)”的热耗散结构，“凸缘”材料具有相匹配的TCE。容纳在陶瓷封装体中作为凸缘的典型材料包括铜-钨、铜/钼包覆结构、和碳化铝硅(AlSiC)。这些材料的优点在于其TCE相当接近于半导体器件的TCE。半导体器件典型的热膨胀系数为2.8-4.0ppm/℃。上述凸缘材料的TCE值为6.0-10.0ppm/℃。希望的TCE值低于10.0ppm/℃，这样，极端温度期间的伸与缩不会使半导体器件产生可导致其开裂的高应力水平。这些材料的缺陷是热传导率相当低，即150-240W/mK(瓦/米·开尔文)，且这些材料成本高。

更好的凸缘材料可以是铜或铜合金，其原因至少如下。铜是通常可得到的材料，成本低，并且可以使用如冲压的高体积制造方法制造。此外，铜和铜合金的热传导率为350-400W/mK。在这些申请中将铜用于凸缘的技术障碍是铜和铜合金的TCE高(约17-20ppm/℃)。铜和半导体器件之间TCE的较大差异导致产生作用于半导体器件的巨大应力，这可能会在工作期间引起故障。此外，用于该申请中的传统介电材料是基于陶瓷的。陶瓷材料的TCE为约6-8ppm/℃，传统陶瓷介质和铜凸缘的组合会导致TCE的极大不匹配，从而导致介电材料的翘曲或开裂。

为了将具有铜凸缘的传统封装体中作用于半导体器件的大应力影响降至最低，现有技术的方法在芯片装配中使用粘合剂。该方法使所应用的芯片装配更有延展性，但也有很大的弊病，因为粘合剂的热传导率非常低，这限制了芯片装配的性能。另一种现有技术的方法在芯片装配中使用高铅焊料，这使得能够使用更有延展性的焊料，但是高铅焊料由于环境争议也存在问题。还有一种现有技术的方法使用厚的金层用在半导体管芯(die)的背面，典型地为300微英寸，这使得在管芯上有金的缓冲层，但厚金层为产品增加了相当可观的成本。金层已应用于砷化镓管芯的背面，所述管芯用AuSn共晶焊料焊接到铜基底上，但该方法传统上限于一侧＜3mm的小器件，并且限于基本上正方形的器件。

如前面指出，半导体器件与凸缘材料之间的TCE不匹配，会导致因为TCE不匹配诱导的应力而产生半导体器件或芯片附着的故障。此外，当陶瓷介电材料与铜凸缘一起使用时，陶瓷与铜之间TCE不匹配会在结构中导致形成大的应力，从而导致产生介电材料的极度翘曲或开裂。当半导体器件焊接到凸缘时，焊料在液态点的温度对于金锡合金为280℃，或者对于金硅共晶组合物为368℃。对于这些共晶体组合物，焊料在前述的温度下转变为固相。在该固相点下凸缘材料的顶层凝固并冷却到室温时，导致凸缘的底部收缩大于顶部的收缩，从而造成凸缘弯曲成凹形。该凹形使半导体器件处于弯曲应力中，而半导体器件中的这类拉伸应力会导致器件故障。

发明内容

通过在铜凸缘与芯片装配之间使用延展层，本发明提供了符合以上所指优选标准的可靠的微电路封装体。该延展层吸收凸缘与半导体器件之间的应力，并可以大量减少作用于半导体器件上的应力。此外，本发明提供了铜凸缘与TCE接近于铜的聚合物介电材料的组合。聚合物材料的TCE为约17ppm/℃，这与铜有更近的匹配。该组合可得到温度循环时可靠耐用的低应力结构，并且还表现出低的成本和高的热性能。在一个实例中，应力可减少多达40％。因此，本发明提供了可靠性提高、热传导率明显改善的微电路封装体。在一个实例中，热传导率可以提高约2倍。

附图说明

本发明通过结合附图在以下详细的说明书中得以更全面描述，其中：

图1是根据本发明一个实施方案的电路封装体的透视图，没有盖子；