[发明专利]芯片上功率引线球栅阵列封装

说明书

技术领域

本发明通常涉及半导体装置的领域。在一个方面，本发明涉及电子 元件封装。

背景技术

随着集成电路装置的密度和复杂度的增加以及该装置尺寸的缩小， 在这些装置的设计和封装中出现了很多挑战。一个挑战是，随着电路复 杂度的增加越来越多的功率和信号线必须电连接至集成电路管芯，但是 随着装置尺寸的缩小存在越来越少的空间用于允许这些连接。另一个挑 战是，用于将信号和功率电连接至集成电路管芯(die)的传统方法， 诸如将芯片上引线(LOC)或者带式自动接合(TAB)引线框导体接合 到管芯区域，完全不是用于连接现今装置所需数目的信号和功率线的可 行解决方案，相比于管芯尺寸，该导体的尺寸是相对大的和不易使用 的。这些传统方法还呈现出了在保护集成电路管芯免受结构或机械损坏 方面的封装挑战，诸如当引线框导体延伸通过保护封装以与外部世界电 接触时，由于湿气或其他环境暴露可能引起该损坏。

随着信号和功率线的数目的增加，电子行业已尝试通过使用导线接 合(wirebond)连接技术增加管芯接触的密度，并且还已经采用了新型 封装，诸如球栅阵列(ball grid array，BGA)、岸面栅格阵列(land grid array，LGA)和针脚栅格阵列(pin grid array，PGA)封装，以提 供改进的装置保护并且减小封装外形。然而，这些导线接合封装解决方 案常常将功率不均匀地递送到整个管芯，这是因为如图1和2所示的， 功率线被导线接合至排列在管芯22的有效(active)表面或正面表面23 的所有侧边上的外围接合焊盘(bonding pad)。特别地，图1以简化的 示意图的形式示出了传统的导线接合的BGA封装装置10的截面图，其 中集成电路管芯22(具有背表面21和有效表面23)安装或附连至载体 基板12并且装入绝缘封装体20内。使用焊料球安装层8将焊料球固着 至载体基板12的下表面，该焊料球安装层8将每个焊料球物理附连并 电连接至载体基板中的导电电路。在封装10中，第一参考电压(例 如，V_SS)被通过导电路径，诸如V_SS/热焊料球阵列5和导电迹线16， 提供到管芯22的背表面21。此外，第二参考电压(例如，V_DD)被通 过导电路径，诸如V_DD焊料球3、导电迹线13、通孔(via)14、接触 焊盘15和V_DD导线接合导体24，提供到管芯22的有效表面23的外围 边缘。最后，施加到信号焊料球1的信号信息2通过导电路径，诸如导 线、接触焊盘或层、导电通孔、载体基板12中形成的导电迹线(未示 出)、和信号导线接合导体26，电连接至管芯22的有效表面23的外围 边缘。除了通过管芯22的背表面21的电连接之外，施加到V_SS焊料球 5的V_SS信息6也通过导电路径，诸如导线、接触焊盘或层、导电通 孔、载体基板12中形成的导电迹线、以及V_SS导线接合导体(未示 出)，电连接至管芯22的有效表面23的外围边缘。

V_DD导线接合导体24被固着至管芯22外围处的接合焊盘，功率未 被均匀地跨管芯22的有效表面23递送。这可以参考图2说明，图2示 出了图1所示的封装装置10的简化平面图，其中在中心区域27和/或 内部区域28处提供的功率或电压相比于在外围区域29处提供的功率或 电压减小了。内部区域27、28中的电压降或功率下陷(power sag)是 由以下事实导致的：在其中V_DD导线接合导体24连接至管芯22的外围 区域29中，电压是最强的。对于使用传统的导线接合封装的低功率装 置而言，功率损失的问题可能是特别尖锐的。例如，对于5～8瓦范围中 的产品，特定功率域的区域上的每个毫伏的电压下降可能导致性能和/ 或产率损失。对于位于距离封装级供给端子大于约2mm的区域中的高 速CMOS数字逻辑(例如，高于600MHz)，该压降可能削弱其性能。 尽管倒装封装可以提供出色的功率分布，但是其成本通常高于导线接合 封装并且可能限制其应用空间。