[发明专利]液晶显示单元结构及其制造方法

说明书

技术领域

本发明涉及一种制造液晶显示单元的方法；尤其涉及一种用于液晶显示器的制造液晶显示单元的方法。

背景技术

薄膜晶体管液晶显示器亮度不足及背光源耗电高一直是令人垢病的严重问题。影响液晶显示器发光效果的参数之一为像素开口率，像素开口率的定义为像素的透光面积与像素面积的比率。所以像素开口率的设计直接影响背光源的利用率，也影响显示器的显示亮度。因此近年来改善像素开口率，意即增大像素开口率，是非常重要的研发方向。业界也开发新技术以期能使液晶显示器的开口率向上提升，达成具低耗电但高亮度的液晶显示器的目的。

在薄膜晶体管液晶显示器设计中，为了增加开口率，现有技术的方法之一是将像素电极(pixel electrode)(一般是一透明导电电极，例如Indium TinOxide)的面积增加，且与栅极电路及源极/漏极电路重迭，如此可以使得开口率增加10～20％左右。但是此举将使像素电极趋于接近数据导线(dataline)。若两者过于接近，两者间将进一步产生过大的寄生电容(parasiticcapacitance)Cpd。以下进一步说明寄生电容Cpd的影响。

于一般薄膜晶体管元件当中，常于像素电极与数据导线间设置一具有较高的介电常数的介电质，例如SiNx薄膜。较高的介电常数将导致Cpd增大。若寄生电容Cpd的电容值过高，将进一步致使像素电极上充饱的电荷在下一个帧(frame)转换前，受到数据导线传送不同电压的影响，而产生串音效应(crosstalk)。串音效应衍生的电气特性，可能会造成输出错误，同时其所产生的寄生效应会严重地影响信号的完整性，导致薄膜晶体管液晶显示错误，影响液晶显示器显示帧的质量。

目前业界研已存有许多减少寄生电容Cpd效应的方式。图1说明其一方式。于一基板101上设置有共享电极线(common line)103、介电层105、数据导线107、保护层(passivation layer)109以及像素电极111。其中，共享电极线103与像素电极111间形成一储存电容Cs。像素电极111与数据导线107间存在一寄生电容Cpd。此结构的保护层109，使得共享电极线103与像素电极111间的距离增大而降低了寄生电容Cpd的影响。

然而，图1的结构也同时增加了共享电极线103与像素电极111间的距离，使得共享电极线103与像素电极111间的储存电容Cs减少，并进一步导致与储存电容相关的电极表面积必须加大，以维持总储存电容Cst的值。该电极的表面积增加，意味开口率减少。另外，由于增加一保护层109，使得工艺必须更加复杂，而导致生产成本增加。在一具体的实施例中，此方法将造成数据导线107上方的黑色矩阵(black matrix)(图未示出)宽度达20微米(μm)以上。

再者也可于像素电极与数据导线间，设置一稳定电场屏蔽，以降低数据导线对像素电极的寄生电容值。一般的屏蔽方式，常利用一金属屏蔽以包覆导线，产生金属电场屏蔽效应。然金属屏蔽与导线过于接近时，金属屏蔽会受导线的电场耦合(coupling)效应而累积电荷。因此，需额外将金属屏蔽接地或导通一稳定电压，使其同时具有屏蔽作用，及避免金属屏蔽累积电荷。

现有技术的利用金属屏蔽具并有高开口率的结构，如图2所示。该结构于基板201上设有一第一绝缘层203、第二绝缘层205、数据导线207、第三绝缘层209、像素电极211、与储存电极(storage electrode)213。储存电极213设置于数据导线207与像素电极211间，且具共享(common)电位，以用来屏蔽数据导线207与像素电极211间的寄生电容Cpd效应。此方法对于开口率的影响较小，在一具体的实施例中，此方法将可使数据导线207上方的黑色矩阵(图未示出)宽度缩减至10微米(μm)。此方法较一般像素结构而言，必须额外增加一绝缘层及一金属层以为屏蔽用的电极。然而，此将造成工艺复杂化，且不利生产时间与成本。