[发明专利]布线结构及其制造方法

说明书

本申请为2006年1月23日提交的、申请号为200480021252.7的、发明名称为“布线结构及其制造方法”的申请的分案申请。

技术领域

本发明涉及多层布线的布线结构及其制造方法，特别涉及利用把介电常数低于氧化硅膜的膜用于层间绝缘膜的槽布线(镶嵌布线)结构构成的多层布线的布线结构及其制造方法。

背景技术

基于更加充分说明与本发明相关的当前的技术水平的目的，此处参照在本申请中引用或确定的专利、专利申请、专利公报、科学论文等，并记入了有关这些文献的所有说明。

以往，在半导体大规模集成电路(LSI)的导电材料中广泛使用铝(Al)或铝合金。并且，布线之间和布线层之间的绝缘膜广泛采用氧化硅膜(SiO₂膜)。

并且，伴随LSI的制造方法的细微化发展，需要抑制或降低布线中的信号传输的延迟。为此，作为布线的低电阻化，导电材料使用铜(Cu)。

另外，为了降低布线之间的寄生电容，布线之间和布线层之间的绝缘膜使用介电常数较低的有机物和含有气孔的氧化硅膜。

但是，在以Cu为主成分的布线中，以硅(Si)和氧化硅膜为代表的绝缘膜中的Cu的扩散比Al快，这已被公知。因此，为了防止Cu进入以晶体管为代表的半导体元件部以及布线之间的绝缘耐压劣化等，为了确保半导体元件可靠性，需要在Cu周围形成防止扩散的防止扩散(屏蔽)膜。

在形成这种使用铜的镶嵌布线结构时，需要简化步骤和降低成本。并且，提出双镶嵌布线的实用化、使用双重硬掩模的低介电常数层间绝缘膜的加工方法等。

上述的多层布线结构例如在日本专利特开2002-118169号公报(图4)和日本专利特开2001-007204号公报(图3)中公开。

下面，参照附图说明现有的镶嵌布线。首先说明第1现有示例的氧化膜双镶嵌。

如图1A所示，在形成有半导体元件的基板上(省略图示)的SiN膜801上，形成由SiO₂膜802、Cu膜803、Ta/TaN膜804构成的下层布线，在其上依次形成SiN膜805、SiO₂膜806、SiON膜807、SiO₂膜808。

然后，如图1B所示，采用光致抗蚀剂和反应性离子蚀刻，形成双镶嵌槽809。

作为此时的双镶嵌布线槽的形成方法，公知有先孔(via first)工艺和先槽(trench first)工艺。先孔工艺是先加工孔，在加工的孔上面涂布光致抗蚀剂形成槽图形的工艺。先槽工艺是先加工槽，在加工的槽上面涂布光致抗蚀剂形成孔图形的工艺。

然后，如图1C所示，使用PVD法(Physical Vapor Deposition法，物理气相沉积法)在整个表面堆积30nm厚的Ta/TaN膜810。并且，采用不直接暴露于大气下的溅射法堆积100nm厚的Cu种子层。然后，使用电解镀法堆积Cu。在约200℃～400℃的温度下进行约5～30分钟的热处理，形成Cu埋入层811。

然后，如图1D所示，实施CMP法(Chemical Mechanical Polishing法，化学机械抛光法)，通过研磨去除剩余的Cu(Cu-CMP)，形成第2Cu布线812。

这些镶嵌工艺中使用的导体阻挡层采用熔点比较高的钛(Ti)、钽(Ta)等金属及其氮化物、或者层叠了它们的物质。其理由是这些阻挡层中使用的Cu的防止扩散能力较高、作为基底的绝缘物和铜布线部的粘着性良好、工艺上的热稳定性等。

在具有这些结构的第1现有示例中，伴随LSI的缩小，形成布线宽度、通孔直径均小于0.1μm的细微布线。特别是伴随细微化形成的布线间电容的增大，涉及到导致布线延迟、串扰增大、消耗电力增大等严重问题。因此，寻求降低把层绝缘膜SiO₂置换为低介电常数材料时形成的布线间电容。

这样制造的半导体装置具有以下问题。在第1现有示例中公开以下技术，利用具有防止Cu扩散性能的屏蔽金属膜覆盖形成Cu布线时的侧面和布线底部。由此，防止Cu向绝缘膜中扩散，可以获得高可靠性的布线。

以往采用的屏蔽金属膜使用的材料，许多是利用以前述的溅射法为代表的PVD法成膜的。

但是，由于伴随半导体元件的细微化形成的布线槽宽度和通孔直径的缩小，很难以均匀厚度在布线侧面和布线底部及通孔侧面和通孔底部堆积屏蔽金属。即，期望有PVD法以外的屏蔽金属层的形成。