[发明专利]集成电路设计中计算由于两个相邻网络之间耦合事件而产生的延迟的统计变化的方法和系统

说明书

技术领域

本发明一般涉及设计自动化领域，更具体而言，本发明涉及集成电路的耦合噪声对静态时序的影响的统计计算。

背景技术

静态时序分析(STA)的主要目标是验证集成电路的时序正确性。但是，传统的静态时序分析没有考虑耦合噪声对时序的影响。

当集成电路中两个相邻导线彼此非常靠近时会存在耦合电容。根据这些导线上信号如何上升或下降，电容性耦合可以导致门和导线的延迟和转换(slew)(跳变次数)的变化。例如，如果两个相邻导线上的信号在相同方向上切换(即，同时上升或同时下降)，则这两个导线之间的耦合电容使它们的两个端电压在相同方向上移动；因此，由于所谓的密勒(Miller)效应，有效电容减小，这导致信号加速。相反，如果这两个信号在相反方向上切换，则有效电容增大，这使得信号慢下来。考虑这些耦合效应对正确预测集成电路的时序特性是非常关键的。利用先进技术，导线之间的耦合被提高，因为现代集成电路技术中的导线比以往的更高且更细，并且高的组装密度导致导线彼此更加靠近且导致大量的片上互连。

相邻导线之间交互形式的耦合引起了传统静态时序分析不容易处理的干扰。这是因为静态时序依赖于时序图的层级化(levelization)，而由于耦合，不同层号的门和导线会影响相互的延迟和转换。虽然已知有一些方法来分析STA中的耦合效应，但是这些现有技术的方法没有考虑过程变异(process variation)。

随着每一次新一代集成电路技术的产生，变异(例如，由于过程参数、环境参数和老化效应，下文中统称为“过程参数”)成比例地增加。为了有效地解决STA中这种增加的变异，并且与基于角的(corner-based)(或确定性)时序方法相比具有减小的悲观(pessimism)，通常使用统计时序。统计时序分析是解决过程变异的静态时序分析；如这里所使用的，术语“静态时序分析”或简单地说“时序分析”被理解为包括统计时序分析。

变异还影响耦合噪声，并因此影响由于耦合效应而产生的时序特性变化。以基于角的方式处理耦合效应(即，在所有过程参数的一个或多个选定的确定性设置处考虑耦合地实施时序分析)是不利的，并且是无效的。因此，现有技术的方法不能以有效或精确的方式来适用于耦合事件和过程变异。

例如，图1是显示示例性耦合事件100的示意图。如图所示，芯片上的第一和第二相邻导线(或网络(net))102a和102b在它们之间具有耦合。第一导线102a上的信号由第一门104a驱动，并由第二门106b接收。第二导线102b由第三门104b驱动，并由第四门106b接收。当驱动通过两个相邻导线、诸如第一导线102a和第二导线102b的信号在相同时间窗口期间切换时，这被称为耦合事件。

正对其上的信号分析时序的导线被称为“受扰对象(victim)”，而使受扰对象经历耦合事件的导线被称为“干扰源(aggressor)”。因此，例如，如果对沿第一导线102a驱动的信号的时序感兴趣，则第一导线102a是受扰对象，第二导线102b是干扰源。第一门104a的输出端的信号被称为近端受扰对象信号，第二门106a的输入端的信号被称为远端受扰对象信号。类似地，第三门104b的输出端的信号被称为近端干扰源信号，接收器第四门106b的输入端的信号被称为远端干扰源信号。如果驱动通过干扰源的信号同时在与驱动通过受扰对象的信号相同的方向上切换，则受扰对象上信号的传送将加速。替换地，如果驱动通过干扰源的信号同时在与驱动通过受扰对象的信号相反的方向上切换，则通过受扰对象的信号传送将慢下来。

图2显示了用于图1所示示例性耦合事件的等效电路200。第一和第二导线102a和102b已经由电阻电容(RC)寄生效应来模拟，其通常由提取程序从集成电路的版图(layout)中产生的。耦合电容以粗线显示。四个因素影响由于耦合事件所导致的延迟变化。第一个因素是任何耦合电容的两端处的两个信号是否重叠(即，信号能够同时或在相同时间窗口期间转换吗？)，以及信号在其期间可以重叠的时间总量。第二个因素是耦合电容的总量。第三个因素是干扰源近端、干扰源远端、受扰对象近端和受扰对象远端处信号的跳变次数或转换。最后，第四个因素是受扰对象的强度和干扰源的强度，这包括驱动门(例如第一和第三门104a和104b)的尺寸以及受扰对象和干扰源驱动器门(例如第一和第三门104a和104b)的电源电压摆动。面对过程变异，所有这些量在本质上都是统计的。