[发明专利]具有接触稳定性的半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法，且更具体地，涉及实现了接触插塞与位线间的接触稳定性的半导体器件以及其制造方法。

背景技术

随半导体器件的设计规则缩减，为了确保DRAM(动态随机存取存储器)的电容，在半导体器件内的电容器高度也会因此逐渐被增高。

在具有COB(位线上方的电容器)的动态随机存取存储器中结构中，随电容器高度逐渐增高，在半导体衬底的核心区域与周边区域的位线上所形成的金属接触插塞的深宽比增加。且金属接触插塞的深宽比的增加减小金属接触插塞和位线间的重叠容限。因此，容易产生半导体器件的核心区域与周边区域中的金属接触插塞和位线的对准不良。

图1为横截面图，显示当依据传统技术在核心区域与周边区域中形成金属接触插塞162时，在金属接触插塞162和位线132间的对准不良。

参考标号100指示半导体衬底，110指示栅极，111指示结区，113指示间隙壁，且172指示金属线。

由于半导体器件的高集成度，位线132与金属接触插塞162的对准不良将会造成栅极110与结区111间的短路，如此退化半导体器件的操作特性。

举例而言，半导体器件的高集成度减小了核心区域与周边区域内的金属接触插塞162与位线132间的重叠容限。减小的重叠容限可能会造成位线132与金属接触插塞162的对准不良。因此，可形成不期望的短路，其造成半导体器件的操作特性的退化。

发明内容

本发明的实施例涉及一种半导体器件，其可避免由金属接触插塞的对准不良所造成的半导体器件操作特性的退化。

在一方面，一种半导体器件包括：半导体衬底，其被分为单元阵列区域、核心区域、和周边区域；在各区域中形成于衬底上方的位线；形成于单元阵列区域中的存储节点接触插塞；与存储节点接触插塞同时形成的阻挡图案，此阻挡图案形成在核心区域和周边区域中的位线周围；形成在单元阵列区域中以与存储节点接触插塞接触的电容器；和形成与单元阵列区域的电容器和在核心区域和周边区域的位线接触的金属接触插塞。

与阻挡图案同时形成的存储节点接触插塞可以具有单层的结构。

或者，与阻挡图案同时形成的存储节点接触插塞可以具有包括下图案和上图案的堆叠结构。

当存储节点接触插塞被形成为堆叠结构时，阻挡图案形成于存储节点接触插塞的上图案的同一层中。

阻挡图案可以具有环、画框、条、或顺时针旋转90°的“U”的截面形状。

阻挡图案具有0.001～0.5微米的宽度。

在本发明的另一个方面中，一种半导体器件的制造方法包括的步骤为：在半导体衬底的单元阵列区域、核心区域、和周边区域中形成位线；形成单元阵列区域中的存储节点接触插塞和核心区域和周边区域的位线周围的阻挡图案；在单元阵列区域中形成电容器以与存储节点接触插塞接触；且形成金属接触插塞，以与单元阵列区域的电容器和核心区域和周边区域的位线接触。

存储节点接触插塞与阻挡图案同时形成，且存储节点接触插塞可以具有单层结构。

或者，与阻挡图案同时形成的存储节点接触插塞可以具有包括下图案和上图案的堆叠结构。

当存储节点接触插塞被形成为堆叠结构时，阻挡图案与存储节点接触插塞的上图案同时形成。

阻挡图案形成以具有环、画框、条、或顺时针旋转90°的“U”的截面形状。

阻挡图案形成以具有0.001～0.5微米的宽度。

在本发明的另一方面中，一种半导体器件的制造方法包括的步骤为：在半导体衬底的单元阵列区域、核心区域、和周边区域中形成位线；在包括位线的半导体衬底上方形成第一层间电介质；在单元阵列区域的第一层间电介质中形成存储节点接触插塞，和在核心区域和周边区域的位线周围的第一层间电介质中形成阻挡图案；在包括存储节点接触插塞和阻挡图案的第一层间电介质上形成模塑绝缘层；在单元阵列区域的模塑绝缘层中形成电容器以与存储节点接触插塞接触；在包括电容器的模塑绝缘层上形成第二层间电介质；蚀刻第二层间电介质以定义暴露单元阵列区域的电容器的接触孔，且蚀刻第二层间电介质、模塑绝缘层、和第一层间电介质，以定义暴露核心区域和周边区域中的位线的接触孔；以及在暴露电容器的所述接触孔和暴露所述位线的接触孔中形成金属接触插塞。

阻挡图案形成以具有环、画框、条、或顺时针旋转90°的“U”的截面形状。

阻挡图案形成以具有0.001～0.5微米的宽度。