[发明专利]用于实施IC器件测试的方法和设备

说明书

技术领域

本发明通常涉及集成电路器件测试技术以及，更具体而言，涉及一种用于实施集成电路(IC)器件测试的方法和设备以具有改善的SPQL(运送的产品质量水平)、可靠性以及成品率性能。

背景技术

传统集成电路制造工艺是一系列的步骤，由此将几何图形或几何图形的组转移到操作的集成电路中。集成电路由导电、绝缘以及器件形成材料的叠层构成。通过在这些层中的每一层中设置预定的几何形状，可以构建执行希望的功能的集成电路。总制造工艺由特定顺序的连续层的构图组成。

许多因素可以造成集成电路中的缺陷。一些缺陷归因于下方半导体晶体结构的不完美性，而其它的缺陷则由电路部件和连接的物理结构的不完美性造成。例如，“位错”是半导体晶体(例如硅)结构中的非常小的尺度的物理缺陷。位错涉及与晶体中的其它原子取向不同的少至四个或五个的硅原子。位错可以通过造成阈值电压漂移或泄漏电流，来损害芯片的电功能。然而，归因于大多数位错的性质，不易于探测到位错。此外，由于位错缺陷的电活动(activity)可以随时间的流逝/积累的电荷而增加，在制造之后连续地施加热和电压，可以造成电路失效。

除了上述的位错类型缺陷，其它缺陷还可以在电路或模块内的接触点处出现。接触点是位于层之间的开口的顶部或底部区域，该区域允许将电接触制造到单独的层。这些接触点在制造工艺期间可以变得具有应力，并形成对电流通路的不希望的电阻最终妨碍电路性能。理想地，这些接触点将以非常小或无电阻的方式传输电流或信号。然而，由于这些接触点产生了增加的电阻，所以它们最终会阻碍集成电路内部件的正确响应。在极端的情况下，接触点的损坏会产生电路开路，致使电路或器件不能操作。应力例如热和冷可以对接触点造成损坏。

可以不利地影响电路性能的另一类型的缺陷称为“层错”。当存在使正常晶格结构错位的密堆积硅平面的局部位移时，出现层错。层错在集成电路中是常见的并倾向于随器件密度的增加而增加。又一常见缺陷称为“高电阻带”。通常，带是用作芯片部件之间的互连的掺杂的多晶硅层。带具有多晶硅中的收缩或开裂，该收缩或开裂使该带具有比正常电阻高的电阻。集成电路器件中的又一类型的缺陷以在地形(topographic)器件特征之上和在过孔结构中形成的微开裂冶金的形式存在。

上述各种类型的制造缺陷中的每一种，会导致降低的成品率、增加的“运送的产品质量水平”或“SPQL”(其是衡量标准，描述了用户所发现的运送的坏的零件相对于运送的所有零件的比率)、以及增加的现场与时间流逝相关的器件失效(即降低的可靠性)。因此，处理(address)这些衡量标准中的至少某些衡量标准的一个现有解决方案为实施模块级老化(burn-in)测试，设计该测试以发现集成电路中的缺陷。

通常而言，老化测试包括使电路经受比正常电压和温度高的电压和温度以对电路部件施加应力。可以直接在晶片上原位(in-suit)进行老化测试，或者在随后的时间例如当已将单独的集成电路封装和并入到完成的模块、部件或产品中时进行老化测试。例如，一旦已处理完晶片，便测试整个晶片以发现缺陷。将探测器件连接到位于单独的集成电路的周边或中心上的每一个管芯的接触衬垫。这使得每一个集成电路被连接到电源和参考地以提供操作电流。

典型地以约1.5倍额定标称值的电压水平测试晶片。例如，可以设计晶片上的典型电路以使用约3.3伏特的供给电压水平操作。因此，在老化测试的该特定的实例中，电路将被操作在约5-6伏特的电压水平。该提高的电压水平将产生大于正常值的遍及整个电路的电流和增强的电场。虽然该应力大于在正常操作期间施加到电路的应力，但是在老化测试期间控制施加的电流水平和产生的电场，它们便将不会不利地影响集成电路，而将仅仅触发缺陷从而可以定位并消除它们。

在老化测试周期期间，电“锻炼(exercise)”或测试晶片上的电路。然而，归因于特定缺陷的性质，在标准老化测试期间，以上所列举的许多缺陷是不容易显现的。这是因为许多普通缺陷的影响仅仅随着时间的流逝/积累的电荷而增加、或者随着连续地将热和/或电压施加到受影响的部件而增加。这样，常规模块级老化以成品率为代价提供有限的成功。