[发明专利]半导体存储器件

权利要求书

1.一种半导体存储器件，与具有第一周期时间的第一时钟信号同步而输入包含控制信号的外部信号，其特征在于：

上述半导体存储器件

与上述控制信号同步而生成第二时钟信号，并且，具有被输入上述第二时钟信号、具有预定的延迟时间而输出输出信号的第一延迟电路块，

上述第一延迟电路块包括由各个延迟时间的总和被调整为上述第一周期时间的M倍的多级第一延迟电路构成的第二延迟电路块、和由各个延迟时间的总和被调整为上述第一周期时间的N倍的多级第二延迟电路构成的第三延迟电路块，其中，M、N分别为自然数。

2.根据权利要求1所述的半导体存储器件，其特征在于：

上述多个第一延迟电路彼此的延迟时间之比是恒定的。

3.根据权利要求1所述的半导体存储器件，其特征在于：

上述多个第二延迟电路彼此的延迟时间之比是恒定的。

4.根据权利要求1所述的半导体存储器件，其特征在于：

上述自然数M和上述自然数N之和与预先设定的列延迟相等。

5.根据权利要求1所述的半导体存储器件，其特征在于：

上述自然数M的值是2或4。

6.一种半导体存储器件，包括多条字线、多条位线、在上述多条字线和上述多条位线的预定交点配置了存储单元的存储阵列、与上述存储阵列相邻并每预定数量的上述位线地进行配置的多个读出放大器、以及与上述读出放大器相连接的多条列选择线，与具有第一周期时间的第一时钟信号同步而输入包含控制信号的外部信号，

该半导体存储器件的特征在于：

与上述控制信号同步而生成第二时钟信号，并且，还包括被输入上述第二时钟信号、具有预定的延迟时间而输出输出信号的第一延迟电路块，

上述第一延迟电路块包括由各个延迟时间的总和被调整为上述第一周期时间的M倍的多级第一延迟电路构成的第二延迟电路块、和由各个延迟时间的总和被调整为上述第一周期的N倍的多级第二延迟电路构成的第三延迟电路块，其中，M、N分别为自然数，

每当上述第一时钟信号的M倍的周期时，激活上述多条列选择线中的预定数量的列选择线。

7.根据权利要求6所述的半导体存储器件，其特征在于：

按照上述第一时钟信号生成第三时钟信号，并且，还包括被输入上述第三时钟信号、由多级第三延迟电路构成的第四延迟电路块；以及

对上述第三时钟信号和分别从上述多个第三延迟电路输出的输出时钟的相位进行比较的第一相位比较电路。

8.根据权利要求7所述的半导体存储器件，其特征在于：

上述第一延迟电路块和上述第二延迟电路块分别具有上述多个第三延迟电路。

9.根据权利要求7所述的半导体存储器件，其特征在于：

从上述第一相位比较电路输出的第一控制信号被输入到上述第一延迟电路块。

10.根据权利要求9所述的半导体存储器件，其特征在于：

还具有

存储预先设定的列延迟的第一寄存器，

该半导体存储器件根据上述第一控制信号和与存储在上述第一寄存器中的上述列延迟的值对应而输出的多个第二控制信号生成第三控制信号，上述第三控制信号被输入到上述第二延迟电路块。

11.根据权利要求10所述的半导体存储器件，其特征在于：

上述第三时钟信号按照行指令输入、根据上述第一时钟信号而被生成。

12.根据权利要求6所述的半导体存储器件，其特征在于：

上述存储单元具有1个晶体管和1个电容。