[发明专利]半导体存储器件

说明书

技术领域

本发明涉及半导体存储器件，尤其涉及用于实现以不同的外部时钟频率进行稳定的动作的存储阵列的控制信号发生装置。

背景技术

具有通过与外部时钟同步地输入输出指令和数据来实现高速的数据速率的同步型(Synchronous)DRAM(SDRAM)。近年来，正在开发实现更高速的数据速率的双倍数据速率(DDR)SDRAM、DDR2SDRAM、DDR3 SDRAM。这些DRAM中，SDRAM、DDR-SDRAM可按每个时钟周期从外部输入列指令(读/写)。DDR2-SDRAM可按每2个时钟进行输入，另外，DDR3-SDRAM可按每4个时钟进行输入。与之对应地，SDRAM按每个时钟输出一个数据，DDR、DDR2、DDR3 SDRAM按照时钟的上升沿和下降沿输出数据。

与之对应，阵列在列指令输入周期时间进行动作。另外，从输入读出指令开始到向外部输出数据为止的访问时间需要取为由列延迟(latency)所规定的时间。该列延迟被设定为在高速动作频率时变大，在低速动作频率时变小。由此，无论是高速的时钟频率还是低速的时钟频率，都会使访问时间为大致恒定。

其原因是，从阵列接收指令开始到输出数据为止的动作速度(访问时间)不快(不短)。但是，阵列的动作周期由外部指令输入周期来确定。结果相对于时钟周期时间的变化，访问时间的变动小，但阵列周期时间仍然改变时钟周期时间的变动量。

DRAM内部使用延迟电路进行非同步动作。随着高速化，如图24所示，由通常的反相器构成的延迟电路的延迟时间由于低电压化、器件的微小化、动作温度条件等而发生很大变化。如图24所示，相对于高温、低速器件、低电压而言，在低温、高速器件、高电压中为一半的延迟时间。当使用这样的延迟电路来生成确定内部动作定时的定时信号时，定时信号的输出定时会产生偏差，因此DRAM内部的动作容限下降。对此，如日本特开平07-288447号公报、日本特开2002-074949号公报、日本特开平11-003587号公报那样，提出了在动作周期时间锁存的将PLL、DLL的内部节点信号应用于定时信号的技术。在这些技术中，以访问时间为基准，以由电路确定的时钟周期的常数倍的定时输出定时信号，因此能够消除延迟电路的偏差的影响。

发明内容

然而，在使用了这种访问时间的列周期内的定时生成方法中会产生如下那样的问题。DRAM的访问时间由从外部输入的时钟频率和从外部指定的设定在模式寄存器(mode register)中的列延迟CL来确定。

另一方面，各电路进行动作的周期和阵列的动作周期(列周期)由最小列指令输入周期来确定。也就是说，列周期由DRAM的规格来确定，在SDRAM、DDR SDRAM中为1个时钟周期，在DDR2SDRAM中为2个时钟周期。此时，有时因列延迟和动作时钟频率的设定而成为相同的访问时间。图25示出了列延迟为4、时钟频率533MH_z时进行了连续读动作时的内部动作波形图，图26示出了列延迟CL5、时钟频率667MH_z时进行了连续读动作时的内部动作波形图。在此，示出了为了在任意情况下都为15ns的访问时间，进行设定使得以在动作时钟频率533MH_z时满足访问时间15ns的方式生成定时信号。无论哪个动作，从输入指令开始到输出数据为止的访问时间都为15ns。当对该阵列采用在列访问时间生成内部电路的动作定时信号的方法时，在时钟频率667MH_z的情况下需要列周期6ns时由于要求7.5ns，因此不能满足列周期动作，引起阵列中的数据的冲突。相反，当设定为以时钟频率667MH_z进行动作时，在器件性能差的芯片中，即使以时钟频率533MH_z进行动作也以与667MH_z同等的速度进行动作，因此产生动作容限下降的问题。

即，本发明的目的在于，提供一种控制信号发生装置，不仅使一个控制信号的动作周期时间与列周期时间匹配，而且还使多个控制信号间的动作时间差与列周期时间匹配。

用于实现上述目的的代表性发明如下所述。