[发明专利]一种对被测试器件进行故障检测的方法、系统及装置

说明书

技术领域

本发明涉及通信技术领域，尤其涉及一种对被测试器件进行故障检测的方法、系统及装置。 

背景技术

目前测试单板互联以及给逻辑器件加载广泛使用JTAG总线进行。该总线硬件结构如图1所示。 

图中J代表单板离线加载、测试用的JTAG插座，如果单板需要支持在线加载(升级)及检测，可以使用JTAG控制器连接在J处。 

符合IEEE STD(Institute of Electrical and Electronics Engineering Standard，美国电气与电子工程师协会标准)1149.1的JTAG测试口，是芯片制造商为开发者预留的在线仿真口，同时也是边缘扫描测试技术的一种应用。 

边缘扫描测试的基本思想是在靠近器件的每一个输入/输出(I/O)管脚处增加一个移位寄存器单元和锁存器单元，在测试期间，这些寄存器单元用于控制输入管脚的状态，并读出输出管脚的状态，利用这种思想进行测试。在正常工作期间，这些附加的移位寄存器单元不影响电路的工作。JTAG测试口主要有以下几个功能： 

测试装配在印制板或者其他板面上的集成电路之间的互连性； 

测试集成电路自身功能； 

器件正常工作时观测或修改管脚的状态。 

JTAG链路数据通道是串联在一起的，链路工作时，如果要操作Ux，则Ux前后的器件要把数据透传。链路上任何一个器件的故障都将导致数据通道断开，链路将不再起任何作用。 

另外，由于JTAG规范没有规定器件要支持的总线速率，我们使用的器件支持的总线最高速率从几MHz到几十MHz不等，差异很大。而这一速率直接影响测试速度、加载速度等参数。如果使用JTAG总线定义的链状结构，总线必须工作在最低速率下，难以提升速度。而且一驱多的时钟拓扑信号质量不好，容易产生回钩，影响总线的可靠性。数据、时钟信号的路径差异很大，难以进行准确的时序分析，难以提升总线速率。

与本发明相关的现有技术一采用的是将时钟信号用普通驱动器分别送出，能避免时钟回沟，提升总线可靠性。 

在实现本发明的过程中，发明人发现该现有技术存在以下缺点： 

在故障隔离上没有改善；总线速率必须为速率最低的器件的速率；另一方面，从控制器到受控器件之间的时钟、数据延迟难以准确估计，总线速率难以提升。 

与本发明相关的现有技术二采用的是将总线等信号进行点对点连接，相应信号都没有干涉，能提升故障隔离率，但发明人发现该现有技术存在以下缺点：控制器成本上升，PCB设计、制造成本也随之上升，且是不会引入其它优点。 

发明内容

本发明的实施例提供一种对被测试器件进行故障检测的方法、系统及装置，以提升了故障隔离率，增强总线测试的可靠性。 

降低总线上器件之间的耦合，使它们之间的故障尽量少互相干扰。同时提升总线速率。而且不改变现有器件集成的JTAG接口，以便应用。 

为达到上述目的，本发明的实施例提供一种对被测试器件进行故障检测的方法，包括： 

建立任一被测试器件与JTAG测试总线的测试链路，包括：JTAG控制器控制时钟控制器选通被测试器件，所述JTAG控制器与时钟控制器、以及所述被测试器件联立建立点对点驱动，建立任一被测试器件与JTAG测试总线的测试链路、输出时钟； 

对所述被测试器件进行测试，如果返回JTAG控制器的数据异常或接收不到返回数据，定位所述被测试器件出现故障。 

本发明的实施例还提供一种时钟控制器，包括：受控单元、链路建立单元、以及时钟输出单元；其中， 

其中，所述受控单元，用于接收所述JTAG控制器的控制信令；所述链路 建立单元：用于根据所述受控单元指示建立任一被测试器件与JTAG测试总线的测试链路；所述时钟输出单元：用于在所述链路建立单元建立测试链路之后送出时钟。 

其中所述时钟控制器还包括时延计算单元，用于通过可编程逻辑分析对所述JTAG测试总线进行时序分析。 

本发明的实施例还提供一种对被测试器件进行故障检测的系统，包括：被测试器件、JTAG控制器、以及时钟控制器；其中， 

所述被测试器件：用于以并联的方式连接JTAG测试总线上进行测试；