[发明专利]具有多芯片的半导体组件封装结构及其方法

说明书

技术领域

本发明涉及一种半导体组件封装结构及方法，特别涉及一种多芯片半导体组件封装结构以及其方法，此结构可降低封装尺寸并增加优良率与可靠度。

背景技术

近年来高科技电子制造业，发展更具功能性与人性化的电子产品，半导体技术的快速发展，通过采用多脚位、精细线宽以及微小化组件等技术，半导体封装于尺寸缩减上已有长足的进步。晶圆级封装的目的与优点，通过使用较短导线长度，以降低制造成本、降低寄生电容效应与寄生电感，以得到较佳的讯杂比(SNR)。

因为传统封装技术需要于晶圆上切割晶粒以成为个别的晶粒，接着对个别的晶粒作封装，所以此技术的制程须耗费相当时间。也因为当高度要求电子组件尺寸，此芯片封装技术便高度影响集成电路的发展。因上述的理由，封装技术的发展演进便由球状矩阵(ball grid array，BGA)、倒装芯片球状矩阵(flip chip ball grid array，FC-BGA)、芯片尺寸封装(chip scalepackage，CSP)、晶圆级封装(Wafer level package，WLP)等技术发展至今日。”晶圆级封装”顾名思义，整个的其它制程，如整体封装以及所有的内部连结，以及其它相关的制程，其于将晶圆切割制程(切割)成为个别的芯片(晶粒)前，业已完成。一般而言，于完成所有组装或封装制程后，晶圆上的个别的半导体封装，其具有复数个半导体晶粒，此晶圆级封装具有极小的封装尺寸，并具有极佳的电气特性。

在制造方法中晶圆级芯片尺寸封装(wafer level chip scale package，WLCSP)为一种先进封装技术，其中晶粒于晶圆上直接制造、测试，且接着切割成个别的晶粒，以为表面黏着产线组装。因为晶圆级封装技术其标的为整个晶圆，而非单一芯片或晶粒，所以于切割制程前，封装与测试业已完成，进一步，WLP制程的先进，可使制程中的打线接合、晶粒黏着以及底部填胶等制程可被省略。通过使用WLP技术，其成本与制造时程可被缩短，且WLP的结构大小与晶粒面积相当，此技术的实施可切合电子组件极小化的需求。进一步，WLCSP其具有于晶粒面积范围内印刷重布电路，以作为焊接点的优点，其可于晶粒面积上形成数组达到重布焊点，有效利用晶粒上的面积。其焊点位于重布电路所形成倒晶凸块，因此其晶粒的底侧可利用微小的焊点，直接连接于印刷电路板。

虽然，WLCSP可大幅减少讯号路径距离，但当其晶粒整合度与内部元建树增加时，其仍然难以提供所有焊点于晶粒表面上，晶粒上的脚位数因整合度高而增加时，其于一数组中重布脚位变得能以达成。纵使脚位重步可达成，其脚位坚的距离可能便得过小，以致于印刷电路板无法达到线宽要求。这也就是前述的结构与制程技术，于大脚位数的封装，将遭遇优良率与可靠度的困难，进一步此方法于制作上将有高成本与费时的缺点。

WLP技术为一种先进封装技术，其中的晶粒于晶圆上直接制作并测试，接着将晶粒切割成单颗，以为表面黏着线组装。因为晶圆级封装技术其标的为整个晶圆，而非单一芯片或晶粒，因此于切割制程前，封装与测试业已完成，进一步，WLP制程的先进，可使制程中的打线接合、晶粒黏着以及底部填胶等制程可被省略。通过使用WLP技术，其成本与制造时程可被缩短，且WLP的结构大小与晶粒面积相当，此技术的实施可切合电子组件极小化的需求。

虽然，WLP技术具有上述优点，其仍然有些问题，影响WLP技术的接受度。例如，WLP结构的两材料以及母板(PCB)间，其热膨胀系数(CTE)差异(失配Mismatch)，成为机械结构不稳定的关键因素。正因为现有技术使用模制化合物封固硅晶粒，美国专利No.6,271,469中所揭示的封装结构，即受到CTE失配因素的困扰。众所周知，硅材料的CTE为2.3，但其模制化合物材料的CTE范围约20-80。于制程中当到达模制化合物与介电层材料的固化温度更高时，此一配置造成芯片位置移位且其内部连结的焊垫移动，受温度循环很难使其回到原先位置(此归因于环氧树脂特性，当固化温度接近/超过薄离转化态温度Tg)，造成优良率与性能问题，此意味现有封装技术，无法应用高脚位数，且可能增加制造成本。

进一步，某些技术包含将晶粒直接形成于基板之上，此半导体晶粒的焊垫通过重布制程重布，其包含一重布层于复数个焊垫中，成为一面型数组，此增层将增加封装面积，而且更增加封装面积，此将与降低封装体积的需求相抵触。