[发明专利]低功率缓冲电路

说明书

技术领域

本发明涉及一种缓冲电路，特别涉及一种具有电流再利用的低功率缓冲 电路。

背景技术

随着越来越多电子产品以及相关技术采用数字化接收、处理以及传递的 通信方法，尤其在行动通信以及多媒体的领域上，模拟/数字转换器 (analog-to-digital converters，ADC)以及数字/模拟转换器 (digital-to-analog converters，DAC)在电子产品中的角色也益形吃重。 为了能快速转换出高品质的数字以及模拟信号，ADC以及DAC的设计者往往 必须在权宜中进行产品的设计，他们不仅需要在品质与速度间作取舍，同时 也必须在产品的功率耗损、噪音表现以及产品尺寸上做出让步。

而在ADC以及DAC电路中，缓冲电路是广被用来对ADC或DAC提供正电 压或负电压的重要元件。请参考图1，图1为现有技术中一第一缓冲电路110 以及一第二缓冲电路120的电路示意图。为了同时能提供正参考电压以及负 参考电压，现有的缓冲电路中第一缓冲电路110用来提供正参考电压，而第 二缓冲电路120则用来提供负参考电压。于图1中，第一缓冲电路110包含 有一第一放大器111、一第一参考电压源112(耦接于第一放大器111的负极 输入端口以及VSS)，一P型金属氧化物半导体(P-t ype metal-oxide-semiconductor，PMOS)晶体管113(其栅极耦接于第一放大器 111的输出端，其源极耦接于VDD，其漏极则耦接于第一放大器111的正极输 入端口)、以及一第一参考电流源114，耦接于P型金属氧化物半导体晶体管 113的漏极以及VSS间。第一缓冲电路110可在P型金属氧化物半导体晶体 管113的漏极处产生一第一参考输出VREF1。第二缓冲电路120则包含有一 第二放大器121、一第二参考电压源122(耦接于第二放大器121的正极输入 端口以及VSS)、一P型金属氧化物半导体晶体管123(其栅极耦接于第二放

大器121的输出端，其漏极耦接于VSS，其源极则耦接于第二放大器121的 负极输入端口)、以及一第二参考电流源124，耦接于P型金属氧化物半导体 晶体管123的源极以及VDD间。第二缓冲电路120可在P型金属氧化物半导 体晶体管123的源极处产生一第二参考输出VREF2。

请参考图2，图2为利用N型金属氧化物半导体(N-type metal-oxide-semiconductor，NMOS)晶体管来实现的第一缓冲电路210以及 第二缓冲电路220的电路示意图。在图2中，第一缓冲电路210包含有一第 一放大器211、一第一参考电压源212(耦接于第一放大器211的正极输入端 口以及VSS)，一N型金属氧化物半导体(NMOS)晶体管213(其栅极耦接于 第一放大器211的输出端，其漏极耦接于VDD，其源极则耦接于第一放大器 211的负极输入端口)、以及一第一参考电流源214，耦接于N型金属氧化物 半导体晶体管213的源极以及VSS间。第一缓冲电路210可在N型金属氧化 物半导体晶体管213的源极处产生一第一参考输出VREF1。第二缓冲电路220 则包含有一第二放大器221、一第二参考电压源222(耦接于第二放大器221 的负极输入端口以及VSS)、一N型金属氧化物半导体晶体管223(其栅极耦 接于第二放大器221的输出端，其源极耦接于VSS，其漏极则耦接于第二放 大器221的正极输入端口)、以及一第二参考电流源224，耦接于N型金属氧 化物半导体晶体管223的漏极以及VDD间。第二缓冲电路220可在N型金属 氧化物半导体晶体管223的漏极处产生一第二参考输出VREF2。

由上可知，现有技术利用了第一缓冲电路110，210以及第二缓冲电路 120，220来提供正参考电压以及负参考电压，然而，这些缓冲电路具有较长 的稳态时间(settling time)以及较高的功率耗损。

发明内容