[发明专利]MOS晶体管的接触结构、毗连的接触结构及半导体SRAM单元

说明书

技术领域

本发明涉及一种半导体集成电路，且特别涉及一种具有改善的接触结构 的半导体装置。

背景技术

接触结构为典型的垂直式金属互连结构，形成于集成电路内，其将半导 体装置内的扩散区域及栅极电极连接至该互连结构的第一层。形成于半导体 衬底中的各半导体装置通常通过接触结构而彼此间相互电性连接，以形成功 能性的集成电路。希望接触结构具备的特性包括接触电阻最小、易于生产制 造及可靠度良好。

图1是示出一个半导体装置的剖面示意图，其采用传统的自对准硅化物 与钨接触栓配置。在形成此现有技术的接触结构步骤时，且在晶体管结构完 成之后，沉积并图案化硅化物层5于金属氧化物半导体(MOS)晶体管的源 极/漏极和栅极区域上，例如MOS晶体管m1的s1、d1、g1区域，MOS晶 体管m2的s2、d2、g2区域及另一MOS晶体管(未示出)的g3区域上。硅 化物层5用来降低衬底2中源极/漏极扩散区域以及栅极电极的电阻。接着， 形成介电层(ILD)于衬底2之上，并且以平坦化工艺将该介电层研磨，以 形成平坦表面。接着，涂布并图案化光致抗蚀剂层，并进行干蚀刻工艺，切 穿该介电层从而形成穿孔，以提供后续希望形成的接触孔。接着，可借助化 学气相沉积法(CVD)沉积钨，并填入该接触孔，再进行另一平坦化工艺， 以除去位于该衬底上的残留的钨，并且形成平坦的衬底表面以供后续工艺使 用。如图1所示，由此而形成接触结构，可包括规则的、方形的接触件8， 其落于MOS晶体管m1和m2的源极/漏极区域及栅极区域上的一面积。此接 触结构也可包括矩形的接触件10，与方形的接触件8相比，接触件10具有 较大尺寸。接触件10跨越衬底上的两个导电区域，例如MOS晶体管m2的 源极区域s2和另一MOS晶体管(未示出)的栅极电极g3，其形成一种配置， 一般通称为毗邻的接触结构(butted contact，简称BTC)。BTC接触件10 邻接两个导电区域，并且明显地降低所需的接触件数目。大体而言，BTC接 触件用来在需较高元件密度的区域中，例如在嵌入式SRAM和DRAM存储 单元中形成电性连接，因此，可降低芯片面积，并提升半导体装置的可靠度。

图2示出图1的半导体装置加入传统接触结构的平面布局图。在图2中， 两个接触件8具有最小的设计法则尺寸，可用于该MOS晶体管m1的源极区 域s1和漏极区域d1中。如现有技术所知，当占据最小的硅面积时，具有最 小的设计法则尺寸的接触件展现出高的整体工艺合格率及可靠度。接触件8 为方形，其一边的尺寸为“λ”。两个方形的接触件8连接至MOS晶体管 m2的漏极区域d1。两个BCT接触件10用来耦接MOS晶体管m2的源极区 域s2和另一MOS晶体管(未示出)的栅极电极g3。

然而，随着先进工艺技术的晶体管尺寸持续地缩减，上述及其他的接触 结构在许多方面已开始变成限制元件的性能。以下对此做简略说明：

第一，元件尺寸的近一步微缩会导致接触结构变得具有非常大的深宽比 (即接触件的深度与接触件的宽度之比)，在某些情况下深宽比接近10∶1。 与现有技术以干蚀刻法形成接触孔相比，形成具有如此大深宽比的接触孔通 常也需要较长的时间。一种有害的缺陷，称为“条纹(striation)缺陷”，可 发生于相邻接触孔之间的表面区域，这是由于在长时间等离子体蚀刻工艺中， 接触孔边缘处的光致抗蚀剂层严重漏失所导致的。“条纹缺陷”会导致邻近 接触件间的电性短路，以及严重的元件合格率损失。此问题会随着使用先进 工艺于晶圆表面接触开口密度增加，而变得更加复杂与严重。

第二，在形成接触件的过程中，通常形成具有倾斜面的接触开口，以形 成所希望的阶梯覆盖性的表面供后续填入金属。然而，具有非常大深宽比的 倾斜面的接触开口会导致与该源极/漏极区域及栅极区域之间的接触面积降 低。由此，进一步导致接触电阻实质增加，且使得元件功能恶化。

第三，该接触开口通过分别的黄光光刻工艺，而与该源极/漏极区域及栅 极区域对准。由于元件尺寸微缩，该接触开口与该源极/漏极区域及栅极区域 之间的对准偏差的边界宽裕程度也随着先进工艺技术而显著降低。此对准偏 差的边界宽裕程度的降低会导致元件合格率损失，或产生严重的元件可靠度 问题，尤其是，在毗邻的接触区域，其对准偏差可轻易导致与扩散区域或栅 极电极的断线。