[发明专利]半导体集成电路

说明书

技术领域

本发明涉及混有单元高度不同的标准单元(Standard Cell)的标准单元方式的半导体集成电路。

背景技术

在标准单元方式的半导体集成电路中，一般为了没有空隙且高密度地配置标准单元，而将各个单元的高度(单元高)设计为一致，如图1所示那样。图1示出了单元块1101的一个设计例子的平面图，单元块1101包括多个栏(在图1中为四个栏)的标准单元1102。在此，各标准单元1102的单元高度是指，在与标准单元1102的排列方向即栏方向(图1的X轴方向)垂直交叉的方向(图1的Y轴方向)上的、标准单元1102的外形尺寸，此单元高度在图1中以符号H来表示。

在以标准单元的高集成化为目的的情况下，在设计时降低单元高度是具有效果的。但是，要想使半导体集成电路高速工作则需要大尺寸的晶体管，在这种情况下为了降低单元高度，而必需要采用如图2所示那样配置较多的小尺寸的晶体管，并将这些小尺寸的晶体管并排连接，以构成大尺寸的晶体管。

图2是示出一个标准单元1102的一个例子的平面图。P阱(P-well)区1201中配置有包括N沟道晶体管的源极和漏极的多个N型扩散区域1206，以及用于提供基板电源的P型扩散区域1202。同样，N阱区1203中配置有包括P沟道晶体管的源极和漏极的多个P型扩散区域1207，以及用于提供基板电源的N型扩散区域1204。在N沟道晶体管以及P沟道晶体管中，成为源极的N型扩散区域1206之间或P型扩散区域1207之间通过布线互相连接，成为源电极。并且，栅电极1205之间也互相连接。

如图2所示，假设配置多个晶体管，并将这些晶体管并排连接以构成大尺寸的晶体管，则标准单元1102会在横方向上变长，这样连接晶体管的源极、栅极以及漏极的布线也会增加，造成不能有效利用面积。并且，即使是相同尺寸的晶体管，由于进行分割，因此发生信号传输时间的延迟等标准单元的特性劣化问题。

因此，在构成大尺寸的晶体管的情况下，如图3所示，使单元高度增高对面积是有利的。图3是示出标准单元1102的一个例子的平面图。并且，对于图3中与图2相对应的部分赋予相同的符号，在此省略说明。

但是，考虑到将单元高度不同的标准单元配置到相同单元块的同一个栏中的情况下，则会因标准单元的单元高度不同而出现空余空间，从而不能有效利用面积。

据上述的理由，由于在一个栏中仅配置单元高度相同的标准单元，因此，在以往的技术中，需要将能够使大尺寸的晶体管所必需的高速工作运行的单元高度高的标准单元和单元高度低而优先考虑面积的标准单元，分别配置到不同的单元块中。

然而，作为在设置有多个单元块的半导体集成电路中，向各单元块的双稳态电路提供时钟的方法，可以利用时钟所使用的标准单元，以树形来提供时钟信号。这就需要调整向双稳态电路提供时钟信号的到达时间，将向双稳态电路提供时钟信号的到达时间的偏差称为时钟偏移(clock skew)。这样，以树形来提供时钟信号的方法被称为CTS(时钟树分析：Clock Tree Synthesis)。在单元高度不同的多个单元块中以CTS提供时钟信号的情况下，由于被配置在单元高度不同的标准单元内的晶体管的尺寸不同，因此出现的问题是：这些晶体管的特性变得互不相同，并增大了时钟偏移。图4是在概念上示出以上所述的电路图。在图4中时钟信号被提供到单元块1301内的双稳态电路1303以及单元块1302内的双稳态电路1304。在单元块1301中通过时钟单元(时钟用的标准单元)1305来提供时钟信号，在单元块1302中通过时钟单元1306来提供时钟信号。并且，在图4中，时钟单元1305以及1306内的晶体管的尺寸分别以时钟单元1305以及1306各自对应的三个缓冲电路的符号(symbol)的大小来表示。由于时钟单元1305以及1306的尺寸互不相同，并以使用特性不同的晶体管的缓冲电路构成，因此，来自对于时钟信号的时钟单元1305以及1306的输出信号的延迟时间各不相同，单元块1301以及1302之间的时钟偏移也会增大。

作为解决上述问题的方法，以往是这样解决的，即：通过在单元高度不同的时钟用标准单元中，使晶体管的尺寸即栅极宽度、源极以及漏极扩散区域的面积、以及晶体管的形状相同，从而调整延迟时间(例如，参照日本特开2004-79702号公报的图2。)。