[发明专利]结构化单元阵列中的可变尺寸软存储器宏及相关的方法

权利要求书

1.一种包括一个混合逻辑元件阵列的结构化ASIC上的存储器电路，该存储器包括：

第一复数个混合逻辑元件，其被掩模编程，以提供存储器单元阵列；

第二复数个混合逻辑元件，其被掩模编程，以提供用于选择性地对存储器单元阵列中的行进行寻址的行解码器；和

第三复数个混合逻辑元件，其被掩模编程，以提供用于存储器单元阵列的读出数据缓冲器。

2.如权利要求1所述的存储器电路，进一步包括：

第四复数个混合逻辑元件，其被掩模编程，以提供用于存储器单元阵列的写入数据缓冲器。

3.如权利要求1所述的存储器电路，进一步包括：

第五复数个混合逻辑元件，其被掩模编程，以提供用于存储器单元阵列的地址寄存器。

4.如权利要求1所述的存储器电路，进一步包括：

第六复数个混合逻辑元件，其被掩模编程，以提供用于存储器单元阵列的地址预解码器电路。

5.如权利要求1所述的存储器电路，进一步包括：

第七复数个混合逻辑元件，其被掩模编程，以提供用于存储器单元阵列的写入计时器电路。

6.如权利要求1所述的存储器电路，进一步包括：

第八复数个混合逻辑元件，其被掩模编程，以提供用于存储器单元阵列的写入数据寄存器。

7.如权利要求1所述的存储器电路，进一步包括：

第九复数个混合逻辑元件，其被掩模编程，以提供用于存储器单元阵列的读出数据寄存器。

8.如权利要求3所述的存储器电路，其中，

第一到第三复数个混合逻辑元件彼此邻接地布置在所述结构化ASIC上，且所述第五复数个混合逻辑元件通过其他介入的混合逻辑元件，和第一到第三复数个混合逻辑元件隔开。

9.如权利要求4所述的存储器电路，其中，

第一到第三复数个混合逻辑元件彼此邻接地布置在所述结构化ASIC上，且第六复数个混合逻辑元件通过其他介入的混合逻辑元件，和第一到第三复数个混合逻辑元件隔开。

10.如权利要求5所述的存储器电路，其中，

第一到第三复数个混合逻辑元件彼此邻接地布置在所述结构化ASIC上，且第七复数个混合逻辑元件通过其他介入的混合逻辑元件，和第一到第三复数个混合逻辑元件隔开。

11.如权利要求6所述的存储器电路，其中，

第一到第三复数个混合逻辑元件彼此邻接地布置在所述结构化ASIC上，且第八复数个混合逻辑元件通过其他介入的混合逻辑元件，和第一到第三复数个混合逻辑元件隔开。

12.如权利要求7所述的存储器电路，其中，

第一到第三复数个混合逻辑元件彼此邻接地布置在所述结构化ASIC上，且第九复数个混合逻辑元件通过混合逻辑元件的其他介入元件，第一到第三复数个混合逻辑元件隔开。

13.一种结构化ASIC上的存储器单元电路，该结构化ASIC包括复数个混合逻辑元件，每个元件包括第一和第二通行门以及第一、第二和第三反相器，该存储器单元电路包括：

来自所述混合逻辑元件中的第一混合逻辑元件的第一和第二通行门；

来自所述混合逻辑元件中的第二混合逻辑元件的第一通行门；

来自所述第一混合逻辑元件和第二混合逻辑元件中的一个元件的第一、第二和第三反相器；以及

来自所述第一混合逻辑元件和第二混合逻辑元件中的另一个元件的第一和第二反相器。

14.如权利要求13所述的存储器单元电路，其中，

所述第一混合逻辑元件中的第一通行门以及第一和第二反相器是以闭环串联连接的。

15.如权利要求14所述的存储器单元电路，其中，

所述闭环串联中的通行门通过写入字线导线上的信号来控制。

16.如权利要求15所述的存储器单元电路，其中，

所述第一混合逻辑元件中的第三反相器被连接在写入字线导线和所述闭环串联中的通行门的控制输入端之间。

17.如权利要求16所述的存储器单元电路，其中，

所述第一混合逻辑元件中的第二通行门被连接在写入位线导线和闭环串联之间。