[发明专利]结构化单元阵列中的可变尺寸软存储器宏及相关的方法

说明书

背景技术

【0001】现场可编程门阵列(FPGA)提供具有不同尺寸和宽度的多种存储器模块。FPGA提供固定数量的每种类型的存储器模块，所以给定的用户设计可能会受到所需存储器或逻辑数量的限制。一些FPGA包括有将逻辑资源用作逻辑或用作小存储器(查询表随机存取存储器或LUTRAM)的能力。这提供了一个更为灵活的折衷，因为可以将LUT RAM模块用作逻辑或存储器，其提供平衡使用模块的能力，并可更有效地实现。

【0002】类似地，传统的结构化单元阵列(也被认为是结构化特定用途集成电路或结构化ASIC)为用户设计提供固定数量的逻辑模块和存储器模块，但是，不能提供能够身兼两种用途的资源。相比于门阵列或标准单元ASIC，结构化ASIC一般通过提供包括许多逻辑元件、并可以使用少量掩模层，主要是金属和通路孔来进行配置以及路由的逻辑单元，以提供较低的非经常性成本。由FPGA可知，提供多功能资源的结构，也就是既可以担当存储器又可以担当逻辑的资源，相对于仅提供异类单一功能资源的结构，能够提供明显的面积缩小。用于支持用户设计的有效映射到LUT RAM和硬件存储器的结合之中的计算机辅助设计流程已被介绍过(参见Ahmed等于2006年7月13日提交的申请号为11/486,564的美国专利申请)，还有用于实现多功能模块以支持LUT RAM的有效方法(参见Lewis等的美国专利7,084,665，和Lewis等于2005年12月27日提交的申请号为11/320,253的美国专利申请)。尽管能够提供两个功能的模块可能不如单用途模块在任一目的下具有面积效率(area-efficient)，然而，由于实现的用户设计的设定需要的每种类型的模块数量的变化，执行两个不同功能的能力使得总效率得以改进。因此，对于较小的存储器，较低的模块级效率使得两种用途的模块更吸引人，然而，较大的存储器仍旧更适宜实现为硬件模块。

发明内容

【0003】根据本发明的某些可能方面，通过使用结构化ASIC的逻辑单元，在结构化ASIC上提供存储器电路。这些逻辑单元中的每一个都是掩模可编程的，以提供几个电路功能中的任一个。为了提供存储器模块，第一复数个逻辑单元是掩模编程的，以提供存储器单元阵列，第二复数个逻辑单元是掩模编程的，以提供用于选择性地对存储器单元阵列中的行寻址的行解码器，以及第三复数个逻辑元件，其是掩模编程的，以提供用于存储器单元阵列的读出数据缓冲器。以这种方式，结构化ASIC结构中的任意所需数目的逻辑单元都可以被用来提供存储器。该结构中的未被这样用于存储器的任意逻辑单元可以被于其他目的(例如，用于逻辑)。

【0004】根据本发明的其它可能的方面，使用结构化ASIC上的逻辑单元来提供存储器单元。例如，每个逻辑单元可以包括两个通行门和五个可以被用作反相器的逻辑信号缓冲元件。存储器单元，包括从两个逻辑单元的通行门中选择的三个通行门，以及五个从那两个逻辑单元的逻辑信号缓冲元件中选择的反相器。另外，结构化ASIC结构中的任意未被用作存储器单元的逻辑单元可以被用于其他目的，例如逻辑。

【0005】根据本发明的又一些可能方面，使用单个结构化ASIC逻辑单元来提供存储器单元。这样的一个存储器单元包括两个复用器和三个其他电路元件，每个元件是从包括有反相器和逻辑功能的组中选择的，且每个元件都提供信号缓冲。

【0006】根据本发明的其它可能方面，用于将控制对存储器电路的写入所用的信号计时的电路包括第一和第二寄存器，每个寄存器具有一个数据输入端、时钟输入端、复位输入端和输出端。写入地址信号被分别以实际形式和补码形式施加到第一和第二寄存器的数据输入端。将时钟信号施加到寄存器的输入端。将复位信号施加到寄存器的复位输入端。每个寄存器输出(通过它的输出端)一个指示该寄存器当前状态的寄存器内容信号。逻辑电路将时钟信号和寄存器内容信号逻辑地结合在一起以产生复位信号。如果需要，结构化ASIC结构中的逻辑单元可以被用于提供这个写入计时器电路的一切。任意没有被这样使用的逻辑单元都可以用于其他目的，例如逻辑。

【0007】结合附图和下面的详细描述，本发明的更多特点、性能和各种优点将更为明显。

附图说明

【0008】图1是标准结构化ASIC逻辑单元的示例性实施例的元件的简化原理图。

【0009】图2根据本发明来自图1所示类型的结构化ASIC逻辑单元的元件的示例性实施例的简化原理图，这些元件互联以提供一存储器单元。

【0010】图3是根据本发明能够实施的存储器地址解码器电路的示例性实施例的简化的原理图。