[发明专利]低功率电平敏感扫描设计锁存器的方法和系统

说明书

技术领域

本发明一般涉及专用集成电路(ASIC)的领域，具体涉及锁存电路。更具体地，本发明涉及用于防止电平敏感扫描设计(LSSD)锁存电路中的电流泄漏的改进的方法和系统。

背景技术

专用集成电路(ASIC)是为一个或多个特定用途定制的集成电路(IC)。锁存器包含多个逻辑门(gate)电路并用于存储异步时序逻辑系统的信息。由于单个锁存电路可以存储一比特的信息，因此ASIC内典型地采用多个锁存器。随着电路尺寸持续变小，传统ASIC的功率密度正变得过大。

在传统的ASIC中，当信号值改变时功率主要由有源逻辑消耗。然而，功率还可能因为从源极到漏极的泄漏而损耗。随着电路密度增加，由电路测试器接触的引脚的数量与包含在设计中的随机逻辑量之间的比率减小，从而，使得制造测试更加难以发现制造缺陷(例如，定在(stuck at)0或定在1)。

为了增加电路设计的内部逻辑的可观测性和可控制性，设计者经常利用电平敏感扫描设计(LSSD)。LSSD提供ASIC设计中的各点，在这些点中测试器可以在制造测试期间直接扫描各值。在电路经过制造测试之后(也就是在功能模式中)，扫描时钟典型地从LSSD锁存器的扫描逻辑部分断开连接。然而，锁存器的扫描逻辑部分仍然典型地连接到ASIC的电源，这允许LSSD锁存电路的扫描逻辑部分继续泄漏电流。ASIC在功能模式时产生的电流泄漏使得LSSD锁存电路的扫描逻辑部分消耗额外的能量和产生不必要的热。由于传统的ASIC可能包含数百万个锁存器，所以即使每一个锁存器中的少量的电流泄漏也能产生大的累积功率损耗。因此，需要一种用于通过防止LSSD锁存电路中的电流泄漏来降低功耗的改进的方法。

发明内容

公开了一种方法和系统，其用来防止在专用集成电路(ASIC)中的电平敏感扫描设计(LSSD)锁存电路内的扫描逻辑电路的电流泄漏。当ASIC正经历制造相关的测试时，施加在电源门控(power gating)电路的输入端的门控信号用于选择性地激活ASIC中的LSSD锁存器的扫描逻辑部分。在一个实施例中，电源门控电路包括多个场效应晶体管(FET)和逻辑反相器。门控信号施加到FET的栅极并接通/关断电源门控电路中的晶体管。当ASIC在正常功能模式时(即，在制造测试完成后)，门控信号被设置为低于FET的阈值电压，使得电源门控电路中的FET防止电流流到LSSD锁存器中的扫描逻辑电路。当ASIC在正常功能模式时，通过防止LSSD锁存器中的扫描逻辑电路的电流泄漏和热的产生，LSSD锁存器中的扫描逻辑电路的去激活于是保存了功率。

上述内容以及本发明的其他目的、特征和优点将在下面详细的书面说明中变得明显。

附图说明

当结合附图阅读时，通过参照下面图示的实施例的详细说明，本发明自身以及其使用的优选模式、进一步的目的和优点将得到最好地理解，附图中：

图1描述了根据本发明的实施例的专用集成电路(ASIC)的高级方框图；

图2A图示根据本发明的实施例的电源门控电路的示意图，该电源门控电路耦合到包括分开的扫描逻辑和数据逻辑的第一电平敏感扫描设计(LSSD)锁存电路、和完全由扫描逻辑组成的第二LSSD锁存电路；

图2B图示根据本发明的实施例的电源门控电路的示意图，该电源门控电路耦合到完全由扫描逻辑组成的第一LSSD锁存电路、和完全由扫描逻辑组成的第二LSSD锁存电路；

图2C图示根据本发明的实施例的电源门控电路的示意图，该电源门控电路耦合到包括分开的扫描逻辑和数据逻辑的第一LSSD锁存电路、和包括分开的扫描逻辑和数据逻辑的第二LSSD锁存电路；

图2D图示根据本发明的实施例的电源门控电路的示意图，该电源门控电路耦合到包括分开的扫描逻辑和数据逻辑的第一LSSD锁存电路、和完全由扫描逻辑组成的第二LSSD锁存电路；和

图3是根据本发明的一个实施例、防止ASIC中的LSSD锁存电路内的扫描逻辑电路的电流泄漏的示例性方法的高级逻辑流程图。

具体实施例

本申请提供一种方法和系统，其用于防止专用集成电路(ASIC)内的电平敏感扫描设计(LSSD)锁存电路的扫描逻辑部分的电流泄漏。