[发明专利]基于Avalon总线的流处理器IP核

权利要求书

1.一种基于Avalon总线的流处理器IP核，由标量核、流处理核组成，其特征在于整个IP核采用FPGA实现，标量核、流处理核、外围设备通过Avalon总线互连，Avalon总线包括数据写信号线、读数据线、写数据线，地址和数据读信号线，标量核中设计有一个异构核中间件，异构核中间件是一个动态调度器，它一端与标量核中的编译器连接，另一端通过Avalon总线与流处理核连接，它完成标量核和流处理核之间的链接，向编译过后的流级程序提供调用接口；流处理核中设计有一个流级执行单元，流级执行单元一端通过Avalon总线与标量核连接，另一端通过控制和状态信号线与流处理核的微控制器、存储控制器、流寄存器文件SRF、网络接口连接，流级执行单元是流级程序的执行部件，它缓存流指令、选择流指令执行、执行流指令、传递标量数据、向标量核提供流级执行单元状态；流指令来自适应这种体系结构的新的流指令集。

2.如权利要求1所述的基于Avalon总线的流处理器IP核，其特征在于所述异构核中间件由用户调用接口、控制逻辑、指令数组缓存、指令状态缓存、底层接口组成：

2.1用户调用接口是供用户程序调用异构核中间件功能的一组接口函数，直接与流级程序进行数据和指令交互，它从编译器处获得编译生成的流指令和数据，将数据和指令传输给控制逻辑，并将从控制逻辑获得的控制信号返回给用户程序；

2.2指令状态缓存在控制逻辑将流指令发送到流处理核时保存流指令的类型和各项参数，并从控制逻辑接收并保存当前流指令的执行状态信息，根据这些状态信息更新自身内部缓存的流指令的状态信息；

2.3指令数组缓存是缓存一个用户程序中所有低级流操作指令的部件，与控制逻辑连接，供控制逻辑查询低级流操作指令，低级流操作指令是由流编译根据流级程序中的高级流操作自动生成的，可以直接发往流处理核，并被流处理核执行的指令；

2.4控制逻辑是控制异构核中间件其它部件完成各种功能的部件，它与用户调用接口、指令数组缓存、指令状态缓存、底层接口均相连；流程序调用异构核中间件时，控制逻辑从用户调用接口接收数据和指令，从指令状态缓存读取当前的流指令状态信息，同时从指令数组缓存接收低级流操作；根据接收到的数据和指令，控制逻辑执行下面几种不同的操作：在标量核向流处理器传输流指令时，控制逻辑从用户调用接口获得低级流操作，通过底层接口从流处理核获取流指令当前执行状态信息，决定是通过底层接口传送低级流操作，还是等待再传送；在流处理核向标量核传输流指令执行状态时，控制逻辑通过底层接口从流处理核中读出流处理核当前状态，并更新指令状态缓存中的信息；在标量核与流处理核之间传输标量数据时，流级程序通过编译器将读标量数据的低级流操作传送给用户调用接口，控制逻辑通过底层接口将低级流操作传送到流处理核，流处理核执行完毕后，控制逻辑再从底层接口将数据从流处理核读出，并通过用户调用接口返回给编译器，供流级程序使用；在标量核与流处理核之间进行流数据传输时，控制逻辑通过底层接口向流处理核发送所有数据传输所需的低级流操作，流处理核执行这些低级流操作使得流数据在标量核和流处理核之间传输；

2.5底层接口既与控制逻辑相连接，又与流处理核相连，它从控制逻辑获取指令或数据，将从控制逻辑获得的指令或数据传送给流处理核，并向控制逻辑返回流处理核的状态信息。