[发明专利]导线架与芯片封装体有效

专利信息
申请号: 200810032835.X 申请日: 2008-01-21
公开(公告)号: CN101494209A 公开(公告)日: 2009-07-29
发明(设计)人: 杨梅三 申请(专利权)人: 宏茂微电子(上海)有限公司
主分类号: H01L23/495 分类号: H01L23/495;H01L23/488;H01L23/31
代理公司: 上海专利商标事务所有限公司 代理人: 陈 亮
地址: 200000上海*** 国省代码: 上海;31
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摘要:
搜索关键词: 导线 芯片 封装
【说明书】:

技术领域

发明是有关于一种导线架与芯片封装体,且特别是有关于可以避免支撑条(tie bar)变形而使得导线暴露于封装胶体(molding compound)之外的一种导线架与芯片封装体。

背景技术

一般而言,集成电路(integrated circuit,IC)的生产主要分为三个阶段:硅芯片的制造、集成电路的制作及集成电路的封装(package)。在集成电路封装过程中,导线架(lead frame)是提供芯片与印刷电路板(printed circuit board,PCB)之间的电性连接的媒介。

导线架包括框架(frame)、芯片座(die pad)、多个导脚(lead)以及多个支撑条。支撑条连接于框架与芯片座之间,以固定芯片座与框架之间的相对位置。当芯片配置于芯片座上且经由打线制程(wire bonding process)而将芯片电性连接于导脚之后,一般会先将封装胶体模造成形于导线架上,以将芯片、芯片座、导脚邻近芯片座的部分以及支撑条邻近芯片座的部分包覆于其中。之后,再将框架切除而完成芯片封装结构。

然而,在将封装胶体模造成形于导线架上的过程中,支撑条容易在模压模流的影响下而变形,因而造成芯片座的位置上升以及导线穿过封装胶体而外露的问题。

图1为具有变形的导线架的芯片封装结构的剖面示意图。

请参照图1,在将封装胶体模造成形于导线架上的过程中,支撑条100在模压模流的影响下变形而向上弯曲,因此使得芯片座102以及位于芯片座102上的芯片104的位置上升,因而导致连接芯片104与导脚(未绘示)的导线106暴露于封装胶体108之外。当导线106穿过封装胶体108而外露时,将造成元件短路的问题。

发明内容

有鉴于此,本发明的目的就是在提供一种导线架,可以增加支撑条的机械强度,以避免支撑条受应力的影响而变形。

本发明的另一目的就是在提供一种芯片封装体,可以避免导线穿过封装胶体而外露。

本发明的再一目的就是在提供一种芯片封装体,此芯片封装体中的支撑条具有较大的机械强度。

本发明提出一种导线架,其包括框架、芯片座、多个导脚以及多个支撑条。芯片座配置于框架所围成的区域中。导脚配置于芯片座周围且与框架连接。支撑条连接芯片座与框架,且至少一支撑条呈曲折状。

依照本发明实施例所述的导线架,上述的曲折状例如为波浪状。

依照本发明实施例所述的导线架,上述的芯片座的上表面例如低于框架的上表面。

依照本发明实施例所述的导线架,上述的曲折状例如为阶梯状。

依照本发明实施例所述的导线架,上述的至少一支撑条具有水平部分,且水平部分与封模制程的模具的其中一表面共平面。

本发明另提出一种芯片封装体,其包括芯片座、多个导脚以及多个支撑条、芯片、封装胶体以及多个导线。导脚配置于芯片座周围。支撑条与芯片座连接,且至少一支撑条呈曲折状。芯片配置于芯片座上,且透过导线与导脚电性连接。封装胶体包覆芯片、芯片座、导脚、支撑条以及导线。

依照本发明实施例所述的芯片封装体,上述的至少一支撑条例如具有水平部分与倾斜部分,而封装胶体暴露出水平部分的上表面。

依照本发明实施例所述的芯片封装体,上述的至少一支撑条例如具有水平部分与倾斜部分,而封装胶体暴露出水平部分的下表面。

依照本发明实施例所述的芯片封装体,上述的至少一支撑条例如具有第一水平部分、第二水平部分与倾斜部分,而封装胶体的上表面暴露出第一水平部分的上表面,且封装胶体的下表面暴露出第二水平部分的下表面。

本发明再提出一种芯片封装体,其包括芯片座、多个导脚、多个支撑条、芯片、多个导线以及封装胶体。导脚配置于芯片座周围。支撑条与芯片座连接,且至少一支撑条具有至少一水平部。芯片配置于芯片座上,且透过导线与导脚电性连接。封装胶体包覆芯片、芯片座、导脚、支撑条与导线,其中,封装胶体暴露出支撑条的水平部。

由于本发明的导线架中的支撑条为曲折状,因此增加了支撑条的机械强度,使得在将封装胶体模造成形于导线架上的过程中支撑条不会因为模压模流的影响而变形,避免产生因芯片座的位置上升而将连接芯片与导脚的导线暴露于封装胶体外部的问题。

为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合附图,作详细说明如下。

附图说明

图1为具有变形的导线架的芯片封装结构的剖面示意图。

图2A为依照本发明实施例所绘示的导线架的上视示意图。

图2B为依照图2A中I-I’剖面所绘示的导线架的剖面示意图。

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