[发明专利]非易失性存储器及其制造方法

说明书

技术领域

本发明是有关于一种半导体组件及其制造方法，且特别是有关于一种非易失性存储器及其制造方法。

背景技术

非易失性存储器组件因具有可重复进行数据存入、读取及擦除等动作的特性，以及存入的数据在断电后仍续存的优点，因此其已成为为个人计算机和电子设备所广泛采用的一种存储器组件。非易失性存储器可以细分为可编程只读存储器(programmable read-only memory，PROM)、可擦除可编程只读存储器(erasableprogrammable ROM，EPROM)、电子式可擦除可编程只读存储器(electricallyerasable programmable ROM，EEPROM)、掩膜式只读存储器(mask ROM)、单次可编程只读存储器(one-time programmable read-only memory，OTPROM)等。

一般而言，栅极的耦合率是决定存储器组件操作效能的重要参数之一。当耦合率愈大时，其操作所需的工作电压将愈低，而存储器组件的操作速度与效率也会随之提升。因此，增加栅极的等效电容接触面积，将有助于提升耦合率。

然而，在集成电路设计持续追求高积集度的趋势下，存储器组件的每一个存储单元所占的面积却因而必须缩减，且组件的线宽同样随之缩小。如此一来，栅极的耦合率也会跟着下降，存储器组件所需的操作电压亦会被迫提高。上述情况对于将存储器组件应用在低耗能需求的可携式电子产品领域相当地不利。

因此，如何在有限的芯片面积下，利用简单的制造方法制作出具有高耦合率的存储器组件，将是目前极为重要的课题。

发明内容

本发明提供一种非易失性存储器，具有高耦合率及较佳的组件效能。

本发明另提供一种非易失性存储器的制造方法，可以增加浮置栅极与导体层之间的电容接触面积并减少浮置栅极与导体材料之间的距离。

本发明提出一种非易失性存储器，包括基底、多个掺杂区、第一栅极、第二栅极、导体层、第一接触窗插塞以及介电层、第二接触窗插塞、第一金属硅化物。掺杂区配置于该基底中。第一栅极配置于相邻两掺杂区之间的基底上。导体层配置于第一栅极的上方。第一接触窗插塞配置于第一栅极与导体层之间。介电层配置于第一栅极与第一接触窗插塞之间。第二栅极配置于于相邻两掺杂区之间的基底上，其中第二栅极与第一栅极为分隔配置。第二接触窗插塞配置于第二栅极与导体层之间。第一金属硅化物配置于第二栅极与第二接触窗插塞之间。

在本发明一实施例中，上述导体层横跨于第一栅极与第二栅极的上方。

在本发明一实施例中，非易失性存储器还包括金属硅化物，配置于掺杂区表面。

在本发明一实施例中，上述第一接触窗插塞的尺寸与第一栅极的尺寸相等。

在本发明一实施例中，上述介电层的厚度介于至之间。

在本发明一实施例中，上述介电层的材料为氮化硅。

在本发明一实施例中，上述导体层的材料例如是铝、铜、钨。

在本发明一实施例中，非易失性存储器为单次可编程只读存储器。

本发明另提出一种非易失性存储器的制造方法。首先，提供一基底，此基底中已形成有多个掺杂区。接着，于相邻两掺杂区之间的基底上形成第一栅极。于相邻两掺杂区之间的该基底上形成一第二栅极，其中该第二栅极与该第一栅极为分隔配置。之后，于第一栅极上形成介电层。于该第二栅极上形成一第一金属硅化物。随之，于介电层上形成第一接触窗插塞。于该金属硅化物上形成一第二接触窗插塞。然后，于第一接触窗插塞与第二接触窗插塞上形成导体层，此导体层横跨于第一栅极与第二栅极的上方。

在本发明的一实施例中，上述第二栅极与第一栅极为同时形成。在本发明一实施例中，上述第二接触窗插塞与第一接触窗插塞为同时形成。

在本发明一实施例中，还包括于掺杂区表面形成第二金属硅化物。

在本发明一实施例中，上述第一金属硅化物和第二金属硅化物的形成方法例如是先于基底上形成共形的金属层，此金属层与第二栅极、掺杂区相接触；接着对金属层进行热制程，而使金属层与第二栅极、掺杂区反应生成第一金属硅化物与第二金属硅化物；之后再移除未反应的金属层。

在本发明一实施例中，上述介电层为一自行对准金属硅化物阻挡层。

在本发明一实施例中，上述第一接触窗插塞的尺寸与第一栅极的尺寸相等。

在本发明一实施例中，上述介电层的厚度介于至之间。