[发明专利]集成电路中互连结构的制作方法

说明书

技术领域

本发明涉及一种集成电路制作工艺，且特别涉及一种集成电路中互连结构的制作方法。

背景技术

随着半导体器件的临界尺寸降至0.25微米以下的水平，RC延迟效应对铝导线与氧化硅工艺的影响越来越大，因此半导体产业逐渐由铜来取代铝，其中主要的原因在于铜的电阻系数(1.67u ohm/cm)比铝的电阻系数(2.62u ohm/cm)小，而且由于铜导线的导电性良好，因此可以更加有效的传导电流。基于上述原因，铜互连工艺能够以较少、较薄的导线金属层达到与铝工艺相同的性能，故而能够提高封装密度，使得每片晶圆上得以容纳更多的芯片数目，同时铜互连结构的使用可以轻易达到高密度互连结构设计以及减少互连结构数目的目的。互连结构数目的减少可提升装置的可靠度，并可减少制造成本；简言之，铜互连工艺具有耗电、成本、速度以及性能上的竞争优势。

当前的铜导线生产工艺，包括如下步骤：在半导体基底上形成一介电层，并在介电层上形成一开口，在开口内壁的介电层上形成一阻挡层，接着在阻挡层上形成铜晶种层，利用化学电镀(Electro-Chemical Plating，ECP)设备电镀铜导电层在铜晶种层上，接着则是进行化学机械研磨(Chemical MechanicalPolishing，CMP)将铜导电层的表面研磨平整。

在集成电路中，制造铜导线的方法是以化学电镀(ECP)设备在已沉积铜晶种层上电镀一层铜导电层。由于以ECP方式所制造出来的铜导电层会在室温下出现晶粒生长的现象，因此必须在ECP与CMP工艺之间进行退火处理，藉以稳定铜的微结构。同时在ECP工艺后，铜导电层中会形成一定量的空腔以及缺陷，在进行退火处理后，铜导电层中的空腔和缺陷被排除到表面，之后再进行化学机械研磨(CMP)工艺将铜导电层的表面研磨平整。然而当铜晶种层的厚度较大时，例如大于3um时，ECP工艺所电镀的铜导电层也会比较厚，同时在ECP工艺后的铜导电层中也会具有较多的空腔以及缺陷，经过一次退火处理只能将铜导电层内的一部分空腔以及缺陷排除到铜导电层表面，通过化学机械研磨(CMP)处理将铜导电层的表面研磨平整，然而还有一部分空腔以及缺陷依然残留在铜导电层内。接着将进行电介质沉积，例如SiN或者SiO₂沉积，电介质的沉积在温度为400℃的高温下进行，因此先前铜导电层内的部分空腔以及缺陷会被排除到铜导电层表面，从而造成铜导电层表面再次变得粗糙，形成一些鼓起，如此会造成在下一步的蚀刻工序中出现穿孔现象并且使产品更易受到腐蚀，最终造成产品的不合格。

发明内容

为了解决上述现有技术中存在的缺陷，本发明提出一种集成电路中互连结构的制作方法，其能够有效地减少铜导电层表面及内部存在的空腔以及缺陷，从而防止在后续工艺中出现铜导电层表面粗糙的问题，保证了产品的合格率。

为了解决上述技术问题，本发明提出一种集成电路中互连结构的制作方法，其包括下列步骤：

a.在半导体基底上形成介电层，并在所述介电层上形成开口；

b.在所述开口内壁形成阻挡层；

c.在所述阻挡层上形成铜晶种层；

d.在所述铜晶种层上电镀铜导电层并退火；

e.至少执行一次在铜导电层上继续电镀铜导电层并退火的步骤，使各次电镀的铜导电层的厚度之和大于开口高度；

f.化学机械研磨所述铜导电层至与开口持平。

可选的，其中步骤e为执行2次在铜导电层上继续电镀铜导电层并退火的步骤。

可选的，其中每次进行的化学电镀处理为电镀一层厚度相同的铜导电层。

可选的，其中所述多层铜导电层的总厚度为大于3um。

可选的，其中所述退火处理的温度范围为100℃～300℃。

可选的，其中所述退火处理的时间设定为20s～300s。

可选的，其中所述退火处理在氮气和氢气的混合气体中进行。

本发明提出的集成电路中互连结构的制作方法，在原先的化学电镀处理和退火处理后依次增加至少一次的化学电镀处理和退火处理，如此能够充分有效地将原先存在于薄膜内部的空腔以及缺陷排除到铜导电层表面，然后经过化学机械研磨将铜导电层的表面研磨平整，并且不会因为之后的电介质沉积处理中铜导电层受热而再次将薄膜内部的空腔以及缺陷排除到铜导电层表面造成表面的粗糙以及产品的不合格。

附图说明

图1所示为本发明实施例的流程示意图。

图2至图8所示为本发明实施例中各工艺步骤的结构示意图。

图9a和图9b所示为现有技术与本发明实施例的效果比较图。