[发明专利]一种防静电保护结构及其制作方法

说明书

技术领域

本发明涉及一种半导体器件的防静电保护结构，本发明还涉及一种半 导体器件防静电保护结构的制作方法。

背景技术

静电对于电子产品的伤害一直是不易解决的问题，当今使用最多的ESD 保护结构多使用GGNMOS结构(Ground Gate NMOS，栅极接地NMOS)，但其 主要应用于低压电路的静电保护。目前应用于高压电路的静电保护结构比 较流行的是横向扩散NMOS(Lateral Diffusion NMOS)，如图1所示，包括 P型衬底1及其上面的N型深阱2，所述N型深阱2上设置有P阱，所述P 阱包括高压P阱3和包含在高压P阱3内的低压P阱4，所述P阱与N型深 阱2上设置有第一多晶硅栅5，所述第一多晶硅栅5的左部覆盖高压P阱3 和低压P阱4，右部覆盖N型深阱2，所述第一多晶硅栅5的左侧下方设置 有第一N+扩散区6，所述第一N+扩散区6左侧还设置有一个P+扩散区7， 所述P+扩散区的左侧设置有第一场氧化区8，所述P+扩散区7与所述第一 N+扩散区6之间相隔有第二场氧化区9，所述P+扩散区7、第一N+扩散区6 和第一多晶硅栅5接地，所述第一多晶硅栅5的右侧下方位于N型深阱2 之上设置有第三场氧化区10，所述第三场氧化区10右侧设置有第二N+扩 散区11，所述第二N+扩散区11的右侧设置有第四场氧化区12，所述第二 N+扩散区11连接输出入焊垫。如图1所示，由第一多晶硅栅5构成的栅极 左侧的部分构成了源极，右侧的部分构成漏极。

现在对此类横向扩散NMOS结构在ESD发生下的工作原理进行分析。在 ESD正电荷从输出入焊垫进入如图1所示的防静电结构后，导致其中的寄生 三极管导通。寄生三极管中，一个是由漏极N型深阱2、源极的第一N+扩 散区6以及其沟道下的P阱组成的横向三极管，另一个是由漏极N型深阱2、 源极的第一N+扩散区6以及其源区下的P阱组成的纵向三极管。在ESD来 临时，这两个寄生的三极管均会开启泻流。但在研究中发现，在漏极的N+ 扩散区和靠近栅极一侧的场氧化区的交汇处容易产生大的电场，如图1中 箭头所示，漏区N型杂质的浓度在表面比硅深层处的浓度高，这样造成横 向三极管的通路电阻比纵向三极管的通路电阻小，ESD电流更多的从横向三 极管导通路径上经过，大的电流也会通过此交汇点，产生大量的热，当温 度过高时，会导致此处场氧化区的物理损伤。

发明内容

本发明所要解决的技术问题是提供一种防静电保护结构，以及这种防 静电保护结构的制作方法，能够在泻放电流时使得电流可以均匀分布，避 免对放静电保护结构构成物理损伤，从而提高器件的稳定性。

为解决上述技术问题，本发明防静电保护结构的技术方案是，包括P 型衬底及其上面的N型深阱，所述N型深阱上设置有P阱，所述P阱包括 高压P阱和包含在高压P阱内的低压P阱，所述P阱与N型深阱上设置有 第一多晶硅栅，所述第一多晶硅栅的左部覆盖高压P阱和低压P阱，右部 覆盖N型深阱，所述第一多晶硅栅的左侧下方设置有第一N+扩散区，所述 第一N+扩散区左侧还设置有一个P+扩散区，所述P+扩散区的左侧设置有第 一场氧化区，所述P+扩散区与所述第一N+扩散区之间相隔有第二场氧化区， 所述P+扩散区、第一N+扩散区和第一多晶硅栅接地，所述第一多晶硅栅的 右侧下方位于N型深阱之上设置有第三场氧化区，所述第三场氧化区右侧 设置有第二N+扩散区，所述第二N+扩散区的右侧设置有第四场氧化区，所 述第二N+扩散区连接输出入焊垫，所述N型深阱范围内，位于第二N+扩散 区和第四场氧化区的下方还设置有一个N阱，其特征在于，所述N阱的下 方还设置有一个N型二次扩散区。

本发明还提供了一种防静电保护结构的制作方法，其技术方案是，在 所述场氧化区形成之后，N阱形成之前，通过增加一次离子注入形成所述N 型二次扩散区。

本发明通过在N阱下方增加N型二次扩散区，能够在泻放电流时电流 可以均匀分布，避免了对放静电保护结构构成的物理损伤，提高了器件的 稳定性。

附图说明

下面结合附图和实施例对本发明作进一步详细的说明：

图1为现有的防静电保护结构的示意图；

图2为本发明防静电保护结构的示意图；

图3和图4为本发明防静电保护结构电流走向的示意图；

图5为TCAD模拟图1所示的防静电保护结构的电流分布示意图；