[发明专利]∑－Δ小数频率合成器中∑－Δ调制器时钟控制电路无效
| 申请号： | 200810052703.3 | 申请日： | 2008-04-11 |
| 公开（公告）号： | CN101257303A | 公开（公告）日： | 2008-09-03 |
| 发明（设计）人： | 张为;周永奇;刘洋 | 申请（专利权）人： | 天津大学 |
| 主分类号： | H03L7/18 | 分类号： | H03L7/18;H03K5/13;H03K5/14;H03M3/02 |
| 代理公司： | 天津市北洋有限责任专利代理事务所 | 代理人： | 江镇华 |
| 地址： | 300072*** | 国省代码： | 天津;12 |
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| 摘要： | |||
| 搜索关键词： | 小数 频率 合成器 调制器 时钟 控制电路 | ||
1.一种∑-Δ小数频率合成器中∑-Δ调制器时钟控制电路，其特征在于，包括有∑-Δ调制器(4)，接收与外部连接的压控振荡器发过来的VCO信号以及接收∑-Δ调制器(4)所发出的信号的延迟单元(1)。
2.根据权利要求1所述的∑-Δ小数频率合成器中∑-Δ调制器时钟控制电路，其特征在于，所述的延迟单元(1)包括有分频器(2)和延迟电路(3)，其中，分频器(2)的输入端接收外部压控振荡器发过来的VCO信号，分频器(2)的输入端还与∑-Δ调制器(4)连接收其所发出的信号；分频器(2)的输出端分别连接外部PFD以及连接延迟电路(3)，延迟电路(3)向∑-Δ调制器(4)输出∑-Δ调制器时钟信号。
3.根据权利要求2所述的∑-Δ小数频率合成器中∑-Δ调制器时钟控制电路，其特征在于，所述的延迟电路(3)是由多个非门F组成的倒相器链构成。
4.根据权利要求3所述的∑-Δ小数频率合成器中∑-Δ调制器时钟控制电路，其特征在于，所述的∑-Δ调制器(4)为MASH1-1-1结构的∑-Δ调制器。
5.根据权利要求2所述的∑-Δ小数频率合成器中∑-Δ调制器时钟控制电路，其特征在于，所述的分频器(2)包括有n/n+1预分频器(5)和与n/n+1预分频器(5)相连并接收其信号的P-S编程计数器(6)，所述的延迟电路(3)采用TSPC-D触发器(7)，其中，n/n+1预分频器(5)的输入端接收压控振荡器发过来的VCO信号，n/n+1预分频器(5)向TSPC-D触发器(7)发出时钟信号，TSPC-D触发器(7)向∑-Δ调制器(4)输出∑-Δ调制器时钟信号，∑-Δ调制器(4)的输出与P-S编程计数器(6)相连；所述的P-S编程计数器(6)的输出端分别至外部PFD以及TSPC-D触发器(7)。
6.根据权利要求5所述的∑-Δ小数频率合成器中∑-Δ调制器时钟控制电路，其特征在于，所述的∑-Δ调制器(4)为Single-loop四位三阶调制器。
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